做過一次國(guó)產(chǎn) SOC 平臺(tái)設(shè)計(jì)后我最大的感受是這個(gè)領(lǐng)域最大的門檻不是 RTL 代碼怎么寫而是大多數(shù)人還帶著單片機(jī)思維在做平臺(tái)化設(shè)計(jì)。很多時(shí)候你以為自己在做芯片實(shí)際只是在寫一個(gè)大型嵌入式工程。真正的放大器在系統(tǒng)架構(gòu)、驗(yàn)證策略和啟動(dòng)可觀測(cè)性設(shè)計(jì)上這也是我想在這篇文章里重點(diǎn)展開的部分。內(nèi)容適合剛接觸 SOC 的驗(yàn)證工程師、嵌入式開發(fā)者以及負(fù)責(zé)芯片平臺(tái)立項(xiàng)的產(chǎn)品或技術(shù)負(fù)責(zé)人下面都是我踩過的坑和沉淀下來的方法盡量說人話。1. 走通一版全流程比選內(nèi)核更重要國(guó)產(chǎn)SOC平臺(tái)到底該從哪入手1.1 先弄清楚平臺(tái)化設(shè)計(jì)和單片機(jī)外設(shè)堆疊的邊界國(guó)產(chǎn) SOC 平臺(tái)設(shè)計(jì)聽起來是個(gè)很“大”的方向但很多團(tuán)隊(duì)第一次啟動(dòng)項(xiàng)目時(shí)容易陷入一個(gè)誤區(qū)把 ARM 或 RISC-V 內(nèi)核選好然后開始一個(gè)模塊一個(gè)模塊地堆外設(shè)——UART、SPI、I2C、PWM、ADC、DMA好像每個(gè)模塊加起來就是一坨 SOC 了。這不叫平臺(tái)化設(shè)計(jì)這叫“把 MCU 思維搬進(jìn)了芯片里”。真正的 SOC 平臺(tái)核心價(jià)值在于提供一個(gè)可復(fù)用、可裁剪、可擴(kuò)展的系統(tǒng)骨架。這個(gè)骨架起碼包含三層可配置的總線拓?fù)?、統(tǒng)一的中斷管理機(jī)制、可持續(xù)演進(jìn)的存儲(chǔ)與啟動(dòng)策略。以我參與過的項(xiàng)目為例初期看起來最不起眼的“中斷矩陣”設(shè)計(jì)最后反而決定了一版芯片能不能按時(shí) bringup而初期投入精力最多的 UART 外設(shè)除了方便打印調(diào)試以外在整個(gè)平臺(tái)里幾乎沒什么架構(gòu)上的貢獻(xiàn)。國(guó)產(chǎn)平臺(tái)還要多一重考慮內(nèi)核 IP、總線 IP、標(biāo)準(zhǔn)庫(kù)、工具鏈之間的配套成熟度。用一款新出的國(guó)產(chǎn) RISC-V 內(nèi)核意味著你不僅要承擔(dān)邏輯設(shè)計(jì)風(fēng)險(xiǎn)還要承擔(dān)編譯器踩坑、調(diào)試器兼容性、RTOS 移植適配整條鏈路的連帶風(fēng)險(xiǎn)。所以我現(xiàn)在的建議很明確第一版國(guó)產(chǎn) SOC 平臺(tái)優(yōu)先選工具鏈成熟、Debug 方案完善、已有跑通案例的內(nèi)核而不是單純追求架構(gòu)最新或性能最高。1.2 為什么大多數(shù)人第一步就卡在SoC驗(yàn)證環(huán)境上項(xiàng)目立項(xiàng)后第一步通常不是寫代碼而是搭驗(yàn)證環(huán)境。但國(guó)產(chǎn) SOC 平臺(tái)驗(yàn)證和傳統(tǒng) ASIC 驗(yàn)證有顯著差異你既要驗(yàn)證 IP 的功能正確性還要驗(yàn)證多個(gè) CPU 在總線競(jìng)爭(zhēng)下的行為、中斷優(yōu)先級(jí)嵌套、DMA 與 CPU 的一致性以及低功耗模式之間的切換時(shí)序。這些問題如果不在前兩周就定義清楚后面每次 run 回歸都是災(zāi)難。我見過太多項(xiàng)目死在驗(yàn)證環(huán)境上UVM 環(huán)境搭到一半發(fā)現(xiàn)對(duì) DUT 中 CPU 模型的加載方式不支持或者大家用了一套開源總線 VIP但無法模擬多主設(shè)備之間的亂序訪問甚至更基礎(chǔ)的問題比如 reset 釋放時(shí)序在仿真平臺(tái)里根本對(duì)不上真實(shí)芯片的上電行為。所以在展開任何詳細(xì)設(shè)計(jì)之前先把驗(yàn)證策略寫成一頁紙明確三件事這一條從我?guī)н^的項(xiàng)目來看幾乎零例外都能避免后續(xù)三周到五周的返工哪些模塊用 IP 級(jí) UVM 環(huán)境獨(dú)立驗(yàn)證哪些直接放進(jìn) SoC 級(jí)環(huán)境里驗(yàn)CPU 模型用指令集模擬器ISS、周期級(jí)模型還是 RTL 全跑這決定了回歸速度差一個(gè)數(shù)量級(jí)啟動(dòng)流程BootROM → Bootloader → 應(yīng)用在哪個(gè)環(huán)境里首驗(yàn)我一般推薦 SoC 級(jí)環(huán)境因?yàn)閱?dòng)時(shí)序一旦出錯(cuò)模塊級(jí)環(huán)境根本暴露不了。2. 內(nèi)核、總線與存儲(chǔ)的三角關(guān)系一臺(tái)SOC平臺(tái)的選型骨架2.1 總線架構(gòu)決定平臺(tái)未來三五年的擴(kuò)展形態(tài)選總線往往比選內(nèi)核更影響平臺(tái)壽命。我一直把總線看成“芯片內(nèi)部的城市道路”——CPU 是市長(zhǎng)車隊(duì)DMA 是物流卡車外設(shè)是商鋪內(nèi)存是倉(cāng)儲(chǔ)中心道路設(shè)計(jì)不好就算車隊(duì)再快也堵在十字路口?，F(xiàn)在國(guó)產(chǎn) SOC 平臺(tái)主流做法是核心數(shù)據(jù)通路采用 AXI 或 AHB 類總線外圍低速寄存器訪問采用 APB 類總線中間用 AXI-to-APB 橋做轉(zhuǎn)換。這種組合的好處在于高速路徑和低速路徑解耦。DMA、以太網(wǎng) MAC、USB、DDR 控制器等高帶寬模塊走 AXI 主干UART、GPIO、Timer 等慢速寄存器訪問走 APB 支路。這里有一個(gè)非常容易被低估的設(shè)計(jì)決策橋接器上的“返回通路”是否支持 out-of-order。聽起來很底層但你一旦在 SOC 里掛上多個(gè) DMA 并發(fā)搬運(yùn)CPU 訪問外設(shè)寄存器時(shí)又觸發(fā)中斷響應(yīng)就可能遇到 APB 橋返回亂序?qū)е碌募拇嫫髯x回錯(cuò)位。這類問題在仿真階段往往測(cè)不到——因?yàn)闇y(cè)試激勵(lì)太規(guī)整了——到了 FPGA 原型平臺(tái)才暴露出來極難定位。所以我在選型階段會(huì)明確要求總線矩陣的仲裁策略是輪詢還是優(yōu)先級(jí)搶占是否支持 burst 傳輸以及低功耗場(chǎng)景下總線時(shí)鐘是否可以單獨(dú)門控。這些參數(shù)直接決定了后續(xù)功耗團(tuán)隊(duì)能不能順利交差也決定了系統(tǒng)最高性能能不能跑到數(shù)據(jù)手冊(cè)上標(biāo)的數(shù)字。不要只看 CPU 主頻總線才是平臺(tái)吞吐量的咽喉。2.2 存儲(chǔ)與啟動(dòng)介質(zhì)映射表NOR、PSRAM、eMMC、SD卡的取舍存儲(chǔ)設(shè)計(jì)是平臺(tái)設(shè)計(jì)里最容易“欠債”的地方。實(shí)際項(xiàng)目里我習(xí)慣先列一張存儲(chǔ)介質(zhì)映射表把所有可能的啟動(dòng)介質(zhì)和運(yùn)行介質(zhì)選項(xiàng)列出來再根據(jù)產(chǎn)品定義做裁剪。常見的組合大致如下啟動(dòng)/運(yùn)行介質(zhì)啟動(dòng)速度可執(zhí)行性典型場(chǎng)景設(shè)計(jì)注意點(diǎn)片內(nèi) BootROM極快復(fù)位后即刻取指只讀固件引導(dǎo)加載器廠商安全啟動(dòng)必須支持加密校驗(yàn)和熔絲回退SPI NOR Flash慢需加載到RAM可XIP執(zhí)行但效率低存放Bootloader、固件鏡像需要配套DMA搬運(yùn)器或硬件解密PSRAM中可執(zhí)行中低端平臺(tái)的內(nèi)存擴(kuò)展刷新開銷大低功耗時(shí)要注意自刷新配置eMMC慢需SD/MMC協(xié)議初始化不可直接執(zhí)行Linux/大容量系統(tǒng)需要BootROM內(nèi)置完整MMC驅(qū)動(dòng)或小段引導(dǎo)代碼外部 DDR快可執(zhí)行Linux/大型RTOS應(yīng)用初始化時(shí)序最復(fù)雜不穩(wěn)定會(huì)導(dǎo)致隨機(jī)崩潰SD 卡慢不可直接執(zhí)行調(diào)試、量產(chǎn)燒錄、離線升級(jí)熱插拔檢測(cè)和供電控制要做軟硬件協(xié)同在這張表里我特別想強(qiáng)調(diào) BootROM 和外部 DDR 之間的配合關(guān)系。很多國(guó)產(chǎn)平臺(tái)設(shè)計(jì)者以為“支持從 DDR 啟動(dòng)”就是把 CPU 的復(fù)位向量指到 DDR 地址這完全錯(cuò)了。DDR 控制器上電后需要經(jīng)歷復(fù)位、時(shí)鐘穩(wěn)定、ZQ 校準(zhǔn)、模式寄存器寫入等一系列初始化流程這部分代碼只能放在 BootROM 或 Bootloader 里完成。也就是說無論最后應(yīng)用跑在哪里第一段代碼必須能在 SRAM 或 BootROM 里從零開始執(zhí)行。所以我在架構(gòu)階段一般會(huì)做這樣一個(gè)劃分BootROM 只放最小啟動(dòng)邏輯和緩存加載器大小控制在 16KB 到 64KB 之間Bootloader 負(fù)責(zé) DDR 初始化和鏡像搬運(yùn)可以稍微大一些但也不建議超過 256KB除非你確定要上安全啟動(dòng)和回滾機(jī)制?？刂坪眠@個(gè)層級(jí)平臺(tái)后續(xù)支持任何操作系統(tǒng)和啟動(dòng)介質(zhì)都會(huì)輕松很多因?yàn)樯蠈娱_發(fā)者只要按標(biāo)準(zhǔn)方式燒鏡像就可以了不用關(guān)心 DDR 和總線初始化細(xì)節(jié)。2.3 外設(shè)中斷矩陣設(shè)計(jì)一個(gè)容易被忽視的“系統(tǒng)級(jí)”設(shè)計(jì)起點(diǎn)如果讓我只選一個(gè)“必須提前設(shè)計(jì)”的內(nèi)容我會(huì)選中斷矩陣。原因很簡(jiǎn)單中斷把硬件和軟件綁定得最緊密一旦中斷號(hào)分配不合理后續(xù) SDK 的 BSP 維護(hù)就會(huì)變成噩夢(mèng)。舉個(gè)例子很多平臺(tái)把相同類型外設(shè)的多個(gè)實(shí)例連續(xù)分配中斷號(hào)這在 MCU 上沒問題但在 SOC 上會(huì)有隱患——如果你有兩個(gè) UART 實(shí)例中斷服務(wù)程序想?yún)^(qū)分是實(shí)例 0 還是實(shí)例 1 來的中斷必須讓中斷控制器攜帶實(shí)例標(biāo)識(shí)否則軟件只能逐個(gè)寄存器查詢延遲高且容易出錯(cuò)。我在平臺(tái)設(shè)計(jì)時(shí)通常會(huì)預(yù)留一個(gè) “中斷向量偏移表”讓軟件可以重映射中斷入口方便 Bootloader 與 App 之間隔離中斷處理邏輯。這對(duì)國(guó)產(chǎn) SOC 的 OTA 升級(jí)場(chǎng)景尤其重要因?yàn)?Bootloader 和 App 往往由不同團(tuán)隊(duì)維護(hù)如果沒有偏移機(jī)制兩邊就要小心翼翼地默契避開對(duì)方的中斷控制代碼一旦升級(jí)失敗回滾容易出現(xiàn)中斷跑飛。另一個(gè)容易踩坑的是中斷優(yōu)先級(jí)分組。ARM 的 GIC 或 RISC-V 的 PLIC 各有各的優(yōu)先級(jí)機(jī)制設(shè)計(jì)時(shí)就要確定是采用固定優(yōu)先級(jí)搶占還是輪詢式仲裁是否支持中斷嵌套嵌套深度限制是多少。這些問題在單個(gè)外設(shè)驗(yàn)證時(shí)不會(huì)暴露但一旦跑實(shí)時(shí)控制類應(yīng)用或者跑 Linux 中斷子系統(tǒng)優(yōu)先級(jí)配置錯(cuò)誤會(huì)導(dǎo)致系統(tǒng)響應(yīng)時(shí)間抖動(dòng)表現(xiàn)就是“時(shí)好時(shí)壞”特別難查。所以我通常會(huì)在系統(tǒng)設(shè)計(jì)規(guī)格書里單列一章寫中斷矩陣表格把外設(shè)名、中斷號(hào)、默認(rèn)優(yōu)先級(jí)、可掩蔽性、嵌套許可全部定義清楚并凍結(jié)這個(gè)表格——后續(xù)修改要走變更評(píng)審這個(gè)紀(jì)律能減少非常多跨團(tuán)隊(duì)扯皮。3. 從復(fù)位到main函數(shù)的路線圖SOC啟動(dòng)流程與可觀測(cè)性設(shè)計(jì)3.1 MCU與SOC上電后究竟差在哪很多從 MCU 轉(zhuǎn)來做 SOC 的工程師對(duì)啟動(dòng)流程的第一反應(yīng)是“不就是從 Flash 里取指執(zhí)行嗎”。這句話對(duì)單片機(jī)基本成立但對(duì) SOC 平臺(tái)遠(yuǎn)遠(yuǎn)不夠。MCU 通常在復(fù)位后直接從內(nèi)部 Flash 取指CPU、Flash、SRAM 之間的時(shí)鐘關(guān)系在芯片出廠時(shí)已經(jīng)固定而 SOC 平臺(tái)上CPU 核心、總線的復(fù)位時(shí)鐘樹往往有很多可選分頻外部 DDR 或大容量存儲(chǔ)的初始化代碼又必須提前運(yùn)行第一段代碼往往只能存于 BootROM 中。我習(xí)慣把 SOC 啟動(dòng)理解成“三級(jí)接力棒”第一棒CPU 從復(fù)位向量取出 BootROM 代碼完成最基本的時(shí)鐘、引腳復(fù)用、堆棧、關(guān)鍵外設(shè)如加密模塊、安全隔離的初始化第二棒BootROM 將 Bootloader 從 SPI NOR 或 eMMC 加載到內(nèi)部 SRAM 執(zhí)行Bootloader 完成外部存儲(chǔ)器DDR/eMMC初始化以及校驗(yàn)、解密等安全操作第三棒Bootloader 將真正的 App 鏡像加載到 DDR 或 SRAM跳轉(zhuǎn)執(zhí)行。這個(gè)接力過程每一棒都要有“可觀測(cè)點(diǎn)”——通俗說你要知道當(dāng)前跑到哪里了否則芯片上電后一臉黑只能靠猜。我實(shí)踐下來最簡(jiǎn)單有效的可觀測(cè)手段是 GPIO 翻轉(zhuǎn)。在 BootROM 第一行代碼里加一個(gè) GPIO 拉高動(dòng)作在 Bootloader 搬運(yùn)開始時(shí)翻轉(zhuǎn)一下在跳轉(zhuǎn) App 前再翻轉(zhuǎn)一下。接上示波器整個(gè)啟動(dòng)鏈路哪個(gè)環(huán)節(jié)卡死一覽無余。這個(gè)思路聽起來很土但在 FPGA 原型驗(yàn)證階段和芯片 bringup 階段比什么高級(jí) trace 都好用。3.2 典型國(guó)產(chǎn)SOC可自定義啟動(dòng)序列設(shè)計(jì)啟動(dòng)序列時(shí)我會(huì)先規(guī)定“復(fù)位后最晚 5ms 內(nèi)完成第一級(jí)配置”。這個(gè)時(shí)間預(yù)算聽起來很寬但考慮到外部晶振起振時(shí)間、PLL 鎖定時(shí)間以及 BootROM 代碼從 Flash 搬運(yùn)數(shù)據(jù)時(shí)的等待實(shí)際上可能會(huì)很緊張。這里給出一個(gè)我實(shí)踐過的標(biāo)準(zhǔn)序列你可以直接參考復(fù)位釋放關(guān)閉全局中斷配置棧指針為 SRAM 頂部地址清 BSS 段時(shí)鐘穩(wěn)定等待外部晶振穩(wěn)定配置 PLL 鎖定目標(biāo)頻率切換系統(tǒng)和總線時(shí)鐘到 PLL 輸出關(guān)鍵引腳復(fù)用先把串口 TX/RX、調(diào)試 GPIO、LED 狀態(tài)腳復(fù)用為可用狀態(tài)啟動(dòng)信息立即能輸出BootROM 自校驗(yàn)如果支持安全啟動(dòng)對(duì) BootROM 區(qū)域做哈希校驗(yàn)失敗則進(jìn)入失敗回滾狀態(tài)搬運(yùn) Bootloader從啟動(dòng)介質(zhì)讀取 Bootloader 頭部信息校驗(yàn)固件簽名和版本號(hào)再搬運(yùn)到 SRAM 指定地址跳轉(zhuǎn)到 Bootloader執(zhí)行指令跳轉(zhuǎn)并傳入啟動(dòng)原因上電復(fù)位、看門狗復(fù)位、喚醒復(fù)位等方便 Bootloader 區(qū)分場(chǎng)景Bootloader 階段初始化 DDR 控制器和存儲(chǔ)介質(zhì)驅(qū)動(dòng)從引導(dǎo)介質(zhì)讀取 App 鏡像異構(gòu)校驗(yàn)后復(fù)制到 DDR最終跳轉(zhuǎn)到 App 入口。這個(gè)序列里我最想強(qiáng)調(diào)第 6 步的“啟動(dòng)原因傳遞”。很多平臺(tái)設(shè)計(jì)者忽略了這一點(diǎn)導(dǎo)致軟件團(tuán)隊(duì)無法區(qū)分“系統(tǒng)是冷啟動(dòng)還是因?yàn)榭撮T狗復(fù)位重啟的”這會(huì)直接影響日志分析和故障恢復(fù)策略。我通常會(huì)在通用寄存器里保留一個(gè)啟動(dòng)原因變量BootROM 寫入Bootloader 讀取App 里也能查得到。成本極低收益卻很大特別是量產(chǎn)現(xiàn)場(chǎng)復(fù)現(xiàn)偶發(fā)重啟問題時(shí)有沒有這個(gè)信息就是“能定位”和“盲猜”的區(qū)別。3.3 啟動(dòng)可觀測(cè)性真實(shí)項(xiàng)目中被罵得最多的一塊啟動(dòng)可觀測(cè)性做不好的話前期調(diào)試的效率會(huì)非常低。有一次我們?cè)?FPGA 原型上跑了 Linux發(fā)現(xiàn)系統(tǒng)會(huì)在啟動(dòng)后約 2 秒的時(shí)候隨機(jī)死機(jī)現(xiàn)象是串口沒有任何報(bào)錯(cuò)日志。我們一度懷疑是 DDR 初始化時(shí)序問題反復(fù)調(diào) DDR 參數(shù)結(jié)果都是隨機(jī)掛。后來在 BootROM 階段加了幾個(gè) GPIO 翻轉(zhuǎn)點(diǎn)才發(fā)現(xiàn)問題根本不在 DDR而是 BootROM 跳到 Bootloader 時(shí)中斷沒有被正確關(guān)閉導(dǎo)致搬鏡像期間被某個(gè)外設(shè)中斷打斷跑到一個(gè)非法地址然后整個(gè)系統(tǒng)就掛住了。這個(gè)問題如果用一句話總結(jié)就是“啟動(dòng)階段的每一條指令都至關(guān)重要必須視為不可打斷的原子操作”。我把這個(gè)教訓(xùn)固化成了三條規(guī)矩現(xiàn)在團(tuán)隊(duì)每個(gè)平臺(tái)項(xiàng)目都必須遵守啟動(dòng)早期時(shí)鐘、引腳、存儲(chǔ)器初始化之前不允許使能任何中斷每一步關(guān)鍵狀態(tài)都必須通過 GPIO 或調(diào)試串口輸出可觀測(cè)信號(hào)調(diào)試接口不能省啟動(dòng)鏡像頭部要保留一個(gè)版本號(hào)字段和構(gòu)建時(shí)間戳避免“代碼版本對(duì)不上”導(dǎo)致的無效排查。很多團(tuán)隊(duì)覺得打印啟動(dòng)日志是 Bootloader 做的事BootROM 里不用加這絕對(duì)是偷懶的念頭。BootROM 階段一旦發(fā)生靜默失敗后面所有階段都無從談起與其到時(shí)用 JTAG 硬調(diào)不如在設(shè)計(jì)階段就預(yù)埋好觀測(cè)點(diǎn)。4. 用FPGA原型平臺(tái)做SoC驗(yàn)證時(shí)我在項(xiàng)目里堅(jiān)持的幾條規(guī)矩4.1 先從IP級(jí)驗(yàn)證出發(fā)再談集成驗(yàn)證回到熱詞里很多人問 “soc驗(yàn)證要學(xué)哪些東西”。我的看法是驗(yàn)證學(xué)習(xí)路徑必須分兩層IP 級(jí)驗(yàn)證和 SoC 級(jí)驗(yàn)證。剛?cè)腴T的人如果直接扎進(jìn) SoC 級(jí)驗(yàn)證環(huán)境很容易被總線協(xié)議、中斷嵌套、DMA 并發(fā)這些系統(tǒng)級(jí)問題淹沒最后什么都沒學(xué)會(huì)。IP 級(jí)驗(yàn)證階段你需要掌握 UVM、寄存器模型、斷言覆蓋率和基本的時(shí)序約束到 SoC 級(jí)驗(yàn)證階段則要專注系統(tǒng)級(jí)場(chǎng)景構(gòu)造——比如 CPU 和 DMA 同時(shí)訪問同一塊內(nèi)存外設(shè)中斷風(fēng)暴電壓域切換時(shí)總線訪問是否錯(cuò)亂。這兩層需要的技能是遞進(jìn)關(guān)系跳級(jí)基本等于拔苗助長(zhǎng)。我在實(shí)際項(xiàng)目里FPGA 原型平臺(tái)常用來做兩件事跑完整的 Linux 或 RTOS 啟動(dòng)流程以及跑真實(shí)業(yè)務(wù)負(fù)載下的性能評(píng)估。FPGA 平臺(tái)的速度比 RTL 仿真快好幾個(gè)數(shù)量級(jí)適合跑“長(zhǎng)時(shí)間才能暴露”的問題但它能否真正替代仿真環(huán)境呢不能。FPGA 綜合后的網(wǎng)表做了很多適配性修改時(shí)序和真實(shí)芯片有差異有些仿真階段能夠測(cè)出來的邊界場(chǎng)景在 FPGA 上反而不容易構(gòu)造。所以我的建議是一切“功能正確性”問題盡量在 RTL 仿真中先暴露FPGA 平臺(tái)用來驗(yàn)證“流片后的真實(shí)行為”和“軟件棧的適配性”。4.2 集中式寄存器訪問與總線亂序在做 SoC 級(jí)驗(yàn)證時(shí)總線亂序是一個(gè)必須專門設(shè)計(jì)的場(chǎng)景。你可以想象一個(gè)場(chǎng)景CPU 向 DMA 控制器寫一份“搬運(yùn)描述符”DMA 開始搬運(yùn)與此同時(shí)CPU 向 UART 寫一個(gè)字節(jié)UART 的 APB 橋立刻返回由于總線矩陣上 DMA 的高帶寬訪問與 CPU 的寄存器訪問走不同的返回路徑CPU 可能先讀到 UART 的寫響應(yīng)再看到 DMA 描述符的寫響應(yīng)而軟件期望的是“先配置 DMA 再發(fā)串口數(shù)據(jù)”。如果硬件設(shè)計(jì)沒有保證同一 master 的訪問順序軟件就會(huì)在極端時(shí)序下讀到舊數(shù)據(jù)。處理這類問題我一般會(huì)在設(shè)計(jì)里給每個(gè) master 分配獨(dú)立的 ID 空間并要求總線矩陣在同一個(gè) ID 空間內(nèi)保持返回順序一致。聽起來是體系結(jié)構(gòu)教科書里的內(nèi)容但在國(guó)產(chǎn) SOC 驗(yàn)證計(jì)劃里我確實(shí)會(huì)明確把它列為必測(cè)場(chǎng)景并構(gòu)造“DMA 批量搬運(yùn) CPU 寄存器輪詢 中斷同時(shí)觸發(fā)”的穿插激勵(lì)確保萬無一失。4.3 跨時(shí)鐘域的實(shí)踐教訓(xùn)跨時(shí)鐘域CDC驗(yàn)證也是國(guó)產(chǎn) SOC 平臺(tái)設(shè)計(jì)里特別容易出問題的地方。內(nèi)部有多個(gè) PLL 生成的時(shí)鐘域外設(shè)總線可能是幾百兆赫茲APB 總線可能是幾十兆赫茲接口之間如果沒有做好同步處理就會(huì)出現(xiàn)亞穩(wěn)態(tài)。亞穩(wěn)態(tài)的特性是“偶爾出錯(cuò)、無法復(fù)現(xiàn)、復(fù)位后可能消失”——這類 Bug 最容易拖垮整個(gè)項(xiàng)目進(jìn)度。我在設(shè)計(jì)階段就會(huì)做一次嚴(yán)格的 CDC 檢查要求所有跨時(shí)鐘域信號(hào)必須經(jīng)過兩級(jí)同步器或異步 FIFO 處理如果信號(hào)需要多比特一致性傳輸必須使用握手協(xié)議或格雷碼轉(zhuǎn)換。驗(yàn)證階段還要在仿真里做隨機(jī)相位抖動(dòng)注入模擬真實(shí)時(shí)鐘相位偏移。這些工作在 IP 級(jí)驗(yàn)證階段就做完到了 SoC 集成階段再補(bǔ)做跨模塊的 CDC 檢查算是一個(gè)雙保險(xiǎn)。5. 低成本練手路徑從一塊WiFi模組理解“平臺(tái)”思維5.1 ESP8266到底算不算SOC和經(jīng)典SOC平臺(tái)的差距說到學(xué)習(xí)很多人會(huì)拿“機(jī)智云 ESP8266 SOC”這種玩法練手。那么問題來了ESP8266 到底算不算 SOC從學(xué)術(shù)定義上只要一顆芯片內(nèi)部集成了 CPU、存儲(chǔ)、外設(shè)、射頻收發(fā)器它就可以算 SOC。ESP8266 內(nèi)部有 Tensilica L106 內(nèi)核、SRAM、Flash 控制器、WiFi MAC/基帶和一堆 GPIO/UART/I2C/SPI 外設(shè)確實(shí)具備 SOC 的形態(tài)。但從“平臺(tái)設(shè)計(jì)”的角度看ESP8266 和一顆完整的多核應(yīng)用處理器 SOC 還是有不小差距它沒有外部總線矩陣讓用戶自定義主從設(shè)備連接存儲(chǔ)空間十分有限中斷系統(tǒng)精簡(jiǎn)到 MCU 級(jí)別沒有獨(dú)立的啟動(dòng)介質(zhì)管理。不過對(duì)新手來說它的意義在于讓你以極低成本把“復(fù)位 → 初始化 → 加載固件 → 運(yùn)行 App”整條鏈路完整走一遍。你在 ESP8266 上寫固件、看啟動(dòng)日志、調(diào)試 WiFi 中斷這些經(jīng)驗(yàn)跟大型 SOC 平臺(tái)設(shè)計(jì)中的方法論是相通的關(guān)注啟動(dòng)時(shí)序關(guān)注中斷競(jìng)爭(zhēng)關(guān)注外設(shè)訪問的可預(yù)測(cè)性。所以我給初學(xué)者的路徑建議是先用 ESP8266 這類 WiFi 模組配合機(jī)智云等云平臺(tái)把一個(gè)帶聯(lián)網(wǎng)能力的完整應(yīng)用跑通理解“硬件平臺(tái) SDK 云端服務(wù)”三者如何配合再去學(xué)習(xí)有真實(shí)總線和多核架構(gòu)的 SOC 平臺(tái)開發(fā)板。這條路徑的最大好處是你不會(huì)在概念階段就被復(fù)雜總線協(xié)議淹沒能更早建立“系統(tǒng)能跑起來”的整體成就感。5.2 機(jī)智云這類平臺(tái)能給你什么啟發(fā)有人會(huì)問做 SOC 芯片設(shè)計(jì)跟機(jī)智云這種物聯(lián)網(wǎng)平臺(tái)有什么關(guān)系關(guān)系比你想象的大。一顆 SOC 芯片從設(shè)計(jì)到量產(chǎn)最重要的不只是硬件本身而是它周圍的軟件工具鏈、中間件和應(yīng)用案例——這就是平臺(tái)生態(tài)。機(jī)智云做的事情本質(zhì)上就是“把硬件能力包裝成可調(diào)用的服務(wù)”讓你不用關(guān)心無線協(xié)議細(xì)節(jié)用配置文件就能實(shí)現(xiàn)設(shè)備接入云端、數(shù)據(jù)上報(bào)、遠(yuǎn)程控制。這套思路完全可以反向移植到 SOC 平臺(tái)設(shè)計(jì)中。你要在芯片定義階段就想清楚哪些功能做成硬件固定邏輯哪些做成固件庫(kù)哪些做成配置工具你的客戶拿到這顆芯片后能不能在幾個(gè)小時(shí)內(nèi)跑通一個(gè)最小系統(tǒng)而不是翻幾百頁數(shù)據(jù)手冊(cè)。我在做平臺(tái)規(guī)劃時(shí)會(huì)要求團(tuán)隊(duì)為每顆新增外設(shè)準(zhǔn)備“示例工程 API 說明 常見問題”這套東西的投入產(chǎn)出比遠(yuǎn)超你多寫幾個(gè) RTL 模塊。5.3 從低成本單核到多核的升級(jí)路徑從 ESP8266 這種輕量級(jí)單核跨到帶緩存一致性、多核中斷控制器、MMU 的應(yīng)用處理器型 SOC中間要補(bǔ)的知識(shí)點(diǎn)主要在三塊總線與緩存一致性、內(nèi)存管理單元MMU和虛擬化支持、以及復(fù)雜的啟動(dòng)和電源管理。這三塊每一塊都能單獨(dú)寫一篇長(zhǎng)文但初學(xué)者可以先抓主線理解 CPU 訪問內(nèi)存和 IO 的路徑理解 cache 何時(shí)會(huì)“騙人”理解多核同時(shí)跑兩個(gè)操作系統(tǒng)時(shí)硬件如何隔離資源。我的建議是從 RISC-V 開源項(xiàng)目入手學(xué)習(xí)多核架構(gòu)比如一些國(guó)產(chǎn) FPGA 開發(fā)板上直接可以運(yùn)行雙核 RISC-V 的參考設(shè)計(jì)你能改總線、加外設(shè)、調(diào)中斷。經(jīng)過一輪“自己改 RTL → 綜合 → 跑 FPGA → 寫驅(qū)動(dòng)”的循環(huán)你對(duì)平臺(tái)設(shè)計(jì)的理解會(huì)有一個(gè)質(zhì)的飛躍。千萬別只看書一定要親手編譯、下載、調(diào)試一套完整的最小系統(tǒng)哪怕只是往點(diǎn)燈工程里加一個(gè) DMA 搬運(yùn)也比空談概念有用得多。6. 面向驗(yàn)證工程師和嵌入式開發(fā)者的協(xié)作建議6.1 驗(yàn)證環(huán)境到底要學(xué)哪些東西才能下場(chǎng)干活關(guān)于 “soc驗(yàn)證要學(xué)哪些東西”我結(jié)合招聘、帶人和踩坑經(jīng)歷梳理出一份比較實(shí)操的清單。按優(yōu)先級(jí)往下排你可以自測(cè)一下數(shù)字電路基礎(chǔ)知識(shí)時(shí)序邏輯、組合邏輯、同步/異步復(fù)位、建立保持時(shí)間遇到跨時(shí)鐘域問題才不至于懵硬件描述語言SystemVerilog 是基礎(chǔ)至少能看懂?dāng)嘌院透采w率的寫法UVM 驗(yàn)證方法學(xué)不用背源碼但要理解 factory、sequence、driver、monitor、scoreboard 的數(shù)據(jù)流關(guān)系腳本語言Python 和 Makefile 可以大量提升回歸和日志分析的效率我見過太多驗(yàn)證工程師白天跑回歸晚上人工核對(duì)日志完全可以通過自動(dòng)化解決總線協(xié)議AXI/AHB/APB 的基本讀寫時(shí)序尤其 out-of-standing transaction 與亂序返回的區(qū)別調(diào)試工具仿真器、波形查看器、覆蓋率合并工具、FPGA 在線邏輯分析儀至少熟練一種組合。我特別想強(qiáng)調(diào)腳本語言的重要性。在實(shí)際項(xiàng)目中驗(yàn)證工作的很多時(shí)間不是在寫測(cè)試用例而是在“環(huán)境修復(fù)”。比如某顆 IP 的寄存器地址變更你需要自動(dòng)更新寄存器模型某個(gè)場(chǎng)景在回歸中失敗你需要從海量日志里快速定位到最可疑的信號(hào)。如果這些工作靠手工效率極低且容易引入人為錯(cuò)誤。我在帶團(tuán)隊(duì)時(shí)有一條不成文的規(guī)定凡是需要重復(fù)超過三次的手工操作就必須腳本化。6.2 嵌入式側(cè)最該補(bǔ)齊的“數(shù)字IC”常識(shí)反過來看嵌入式開發(fā)者要想跟芯片團(tuán)隊(duì)高效協(xié)作最該補(bǔ)的不是更高級(jí)的驅(qū)動(dòng)寫法而是幾個(gè)數(shù)字 IC 的基本概念存儲(chǔ)映射、字節(jié)序、總線時(shí)序、Cache 與 DMA 一致性。我在國(guó)家化平臺(tái)的 SDK 開發(fā)中經(jīng)?？吹綉?yīng)用工程師在 Cache 一致性問題前懷疑人生CPU 寫完一段內(nèi)存告訴 DMA 去搬運(yùn)結(jié)果 DMA 搬到的數(shù)據(jù)是舊的。這其實(shí)不是芯片 Bug而是 CPU 寫的數(shù)據(jù)還在 Cache 里沒有真正寫回內(nèi)存。這類問題在 SOC 平臺(tái)設(shè)計(jì)中幾乎必然出現(xiàn)。作為芯片平臺(tái)設(shè)計(jì)者你需要在系統(tǒng)架構(gòu)階段就提供一致性方案比如支持某些地址區(qū)域完全不經(jīng)過 Cache或者提供硬件 Cache 維護(hù)指令。同時(shí)在文檔里把“數(shù)據(jù)一致性模型”寫清楚告訴軟件團(tuán)隊(duì)哪些場(chǎng)景需要主動(dòng) flush。很多國(guó)產(chǎn) SOC 的 SDK 在這塊的文檔非常薄弱直接后果就是客戶大批量踩坑后罵芯片不行其實(shí)芯片設(shè)計(jì)本身沒太大問題是架構(gòu)決策和文檔沒做好。6.3 個(gè)人復(fù)盤我在國(guó)產(chǎn)SOC項(xiàng)目里常用的三張檢查單最后分享一套我在每個(gè)階段都會(huì)用到的檢查單純粹是經(jīng)驗(yàn)沉淀不一定適合所有團(tuán)隊(duì)但值得參考。第一張是架構(gòu)評(píng)審檢查單重點(diǎn)關(guān)注三件事總線訪問路徑是否與性能需求匹配中斷和低功耗之間的關(guān)聯(lián)是否理清所有啟動(dòng)介質(zhì)映射是否有至少一條完整可用路徑。第二張是驗(yàn)證完成檢查單重點(diǎn)關(guān)注中斷矩陣的所有組合是否都跑到過跨時(shí)鐘域路徑是否全部做過 CDC 檢查至少跑過一輪超過 48 小時(shí)的隨機(jī)回歸。第三張是 bringup 檢查單重點(diǎn)關(guān)注復(fù)位釋放后的握手信號(hào)是否正確第一級(jí)啟動(dòng)日志是否按設(shè)計(jì)輸出各電壓域上電時(shí)序是否符合規(guī)格書要求。這三張檢查單的價(jià)值在于它們逼著項(xiàng)目組在每個(gè)里程碑節(jié)點(diǎn)把所有懸而未決的問題暴露出來而不是帶著疑問往下走。芯片設(shè)計(jì)最怕的就是“先流片再說”平臺(tái)設(shè)計(jì)的高風(fēng)險(xiǎn)因素本來就多每漏掉一個(gè)環(huán)節(jié)都意味著幾個(gè)月的延期和大量投入的浪費(fèi)。把這些高風(fēng)險(xiǎn)因素前置到檢查單里是成本最低的工程質(zhì)量保障方式。做國(guó)產(chǎn) SOC 平臺(tái)設(shè)計(jì)長(zhǎng)遠(yuǎn)看始終繞不過“系統(tǒng)”這兩個(gè)字。比起每個(gè)模塊本身模塊之間的連接方式、啟動(dòng)鏈路、中斷管理、功耗切換、軟件適配這些系統(tǒng)級(jí)問題才是決定平臺(tái)好用與否的關(guān)鍵。希望這篇文章能幫你減少一些試錯(cuò)成本也希望更多人愿意投入到國(guó)產(chǎn)平臺(tái)生態(tài)建設(shè)里來畢竟芯片流片回來只是開始真正難的是讓整套軟硬件生態(tài)穩(wěn)定地跑在各種真實(shí)場(chǎng)景中。