字時(shí)鐘設(shè)計(jì)：從狀態(tài)機(jī)到FPGA實(shí)現(xiàn)的完整指南)
1. 項(xiàng)目概述從數(shù)字邏輯到實(shí)體時(shí)鐘的跨越最近在整理以前的項(xiàng)目筆記翻到了一個(gè)挺有意思的課程設(shè)計(jì)——用VHDL實(shí)現(xiàn)一個(gè)多功能數(shù)字時(shí)鐘。這玩意兒聽起來像是電子工程或者計(jì)算機(jī)專業(yè)學(xué)生的“必修課”但真正動(dòng)手做下來你會(huì)發(fā)現(xiàn)它遠(yuǎn)不止是點(diǎn)亮幾個(gè)數(shù)碼管那么簡(jiǎn)單。它本質(zhì)上是一個(gè)完整的數(shù)字系統(tǒng)設(shè)計(jì)從最底層的時(shí)序邏輯、狀態(tài)機(jī)到人機(jī)交互、功能模塊劃分幾乎涵蓋了數(shù)字邏輯設(shè)計(jì)的核心思想。我當(dāng)年做這個(gè)項(xiàng)目時(shí)從紙上談兵到硬件板上跑起來踩過的坑、調(diào)過的時(shí)序現(xiàn)在回想起來都是寶貴的經(jīng)驗(yàn)。這個(gè)“多功能時(shí)鐘”具體能干啥最基本的就是顯示時(shí)、分、秒這是它的核心。但“多功能”意味著擴(kuò)展比如整點(diǎn)報(bào)時(shí)、鬧鐘功能、日期顯示甚至是秒表或者倒計(jì)時(shí)。所有這些功能最終都要通過有限的按鍵和數(shù)碼管或液晶屏來實(shí)現(xiàn)交互這就非?？简?yàn)狀態(tài)機(jī)設(shè)計(jì)和資源分配的能力。用VHDLVHSIC Hardware Description Language來做是因?yàn)樗且环N硬件描述語(yǔ)言你寫的代碼最終會(huì)綜合成實(shí)實(shí)在在的門電路和觸發(fā)器在FPGA或CPLD上運(yùn)行。這跟用C語(yǔ)言在單片機(jī)上寫程序的感覺完全不同你需要時(shí)刻帶著“硬件思維”考慮時(shí)鐘沿、信號(hào)延遲和并發(fā)執(zhí)行。所以無論你是正在學(xué)習(xí)數(shù)字邏輯的學(xué)生想找一個(gè)綜合性的練手項(xiàng)目還是對(duì)FPGA開發(fā)感興趣的愛好者想了解如何用硬件描述語(yǔ)言構(gòu)建一個(gè)稍復(fù)雜的系統(tǒng)甚至是已經(jīng)工作的工程師需要回顧一下狀態(tài)機(jī)和模塊化設(shè)計(jì)的基本功這個(gè)“VHDL實(shí)現(xiàn)多功能時(shí)鐘”的設(shè)計(jì)過程都能給你帶來不少啟發(fā)。接下來我就把自己當(dāng)年設(shè)計(jì)、實(shí)現(xiàn)、調(diào)試的全過程連同那些教科書里不會(huì)寫的“坑”和技巧詳細(xì)拆解一遍。2. 核心需求分析與整體架構(gòu)設(shè)計(jì)動(dòng)手寫代碼之前最重要的不是打開編輯器而是把需求理清楚把系統(tǒng)架構(gòu)畫出來。一個(gè)模糊的需求會(huì)導(dǎo)致后續(xù)無盡的修改和調(diào)試。2.1 功能需求定義首先我們得明確這個(gè)“多功能時(shí)鐘”具體要實(shí)現(xiàn)哪些功能。我當(dāng)時(shí)的設(shè)定是以下幾個(gè)核心功能這已經(jīng)構(gòu)成了一個(gè)頗具挑戰(zhàn)性的小系統(tǒng)基本計(jì)時(shí)功能以24小時(shí)制顯示時(shí)、分、秒并能自動(dòng)進(jìn)位秒到60進(jìn)1分分到60進(jìn)1時(shí)時(shí)到24歸零。時(shí)間設(shè)置功能可以通過按鍵對(duì)時(shí)、分、秒進(jìn)行獨(dú)立調(diào)整。這是必須的否則時(shí)鐘上電后時(shí)間不對(duì)就沒法改了。鬧鐘功能可以設(shè)置一個(gè)鬧鐘時(shí)間時(shí)、分當(dāng)時(shí)鐘運(yùn)行到鬧鐘時(shí)間時(shí)觸發(fā)一個(gè)報(bào)警信號(hào)比如讓一個(gè)LED閃爍或者蜂鳴器響。整點(diǎn)報(bào)時(shí)功能在每個(gè)整點(diǎn)例如59分50秒開始產(chǎn)生一個(gè)提示信號(hào)。顯示切換功能由于顯示設(shè)備比如4位數(shù)碼管有限需要通過一個(gè)按鍵循環(huán)切換顯示內(nèi)容例如正常時(shí)間 - 鬧鐘設(shè)置時(shí)間 - 秒表顯示。這些功能看起來簡(jiǎn)單但交織在一起就需要仔細(xì)設(shè)計(jì)狀態(tài)和流程。2.2 系統(tǒng)頂層架構(gòu)設(shè)計(jì)基于以上功能我設(shè)計(jì)的頂層模塊框圖如下。整個(gè)系統(tǒng)可以劃分為幾個(gè)核心模塊它們之間通過明確的信號(hào)進(jìn)行交互。------------------- | 頂層模塊 (Top) | | (clk, rst, keys) | ------------------- | ------------------------------------ | | | -------v------- -------v------- -------v------- | 時(shí)鐘分頻模塊 | | 核心控制模塊 | | 顯示驅(qū)動(dòng)模塊 | | (Freq_Divider)| | (Control_FSM) | | (Display_Drv) | --------------- --------------- -------------- | | | | ------v------ | | | 計(jì)時(shí)模塊 | | | | (Counter) | | | ------------ | | | | -------v------- ------v------ -------v------- | 按鍵消抖模塊 | | 鬧鐘模塊 | | 數(shù)碼管/液晶 | | (Key_Debounce)| | (Alarm) | | 硬件接口 | --------------- ------------- ---------------各模塊功能簡(jiǎn)述頂層模塊 (Top)負(fù)責(zé)實(shí)例化所有子模塊并將外部輸入時(shí)鐘、復(fù)位、按鍵和輸出顯示信號(hào)、報(bào)警信號(hào)連接到正確的子模塊。時(shí)鐘分頻模塊 (Freq_Divider)開發(fā)板提供的晶振時(shí)鐘頻率通常很高如50MHz我們需要將其分頻得到標(biāo)準(zhǔn)的1Hz秒脈沖信號(hào)作為整個(gè)系統(tǒng)的時(shí)間基準(zhǔn)。這是數(shù)字時(shí)鐘的“心跳”。按鍵消抖模塊 (Key_Debounce)機(jī)械按鍵在按下和彈起時(shí)會(huì)產(chǎn)生物理抖動(dòng)導(dǎo)致在極短時(shí)間內(nèi)被誤認(rèn)為多次按下。這個(gè)模塊的作用就是濾除抖動(dòng)產(chǎn)生干凈、穩(wěn)定的按鍵使能信號(hào)。核心控制模塊 (Control_FSM)這是整個(gè)系統(tǒng)的大腦通常是一個(gè)狀態(tài)機(jī)。它根據(jù)當(dāng)前的顯示模式、按鍵輸入來決定是進(jìn)入時(shí)間設(shè)置狀態(tài)、鬧鐘設(shè)置狀態(tài)還是控制秒表/倒計(jì)時(shí)。它輸出控制信號(hào)給計(jì)時(shí)模塊和顯示模塊。計(jì)時(shí)模塊 (Counter)這是最核心的運(yùn)算單元。它接收1Hz秒脈沖并進(jìn)行時(shí)、分、秒的計(jì)數(shù)。同時(shí)它還需要接收來自控制模塊的“設(shè)置信號(hào)”以便在設(shè)置模式下對(duì)特定位進(jìn)行加/減操作。鬧鐘模塊 (Alarm)存儲(chǔ)用戶設(shè)置的鬧鐘時(shí)間時(shí)、分并不斷與當(dāng)前計(jì)時(shí)模塊的時(shí)間進(jìn)行比較。當(dāng)兩者匹配時(shí)產(chǎn)生一個(gè)報(bào)警使能信號(hào)。顯示驅(qū)動(dòng)模塊 (Display_Drv)它將計(jì)時(shí)模塊或鬧鐘模塊輸出的二進(jìn)制時(shí)間數(shù)據(jù)如小時(shí)“23”轉(zhuǎn)換為數(shù)碼管所需的段選segment和位選digit信號(hào)或者液晶屏的指令和數(shù)據(jù)。如果支持顯示切換它還需要根據(jù)控制模塊的指令選擇不同的數(shù)據(jù)源進(jìn)行顯示。為什么采用這種模塊化設(shè)計(jì)這是硬件設(shè)計(jì)的基本原則——高內(nèi)聚、低耦合。每個(gè)模塊功能單一明確便于單獨(dú)設(shè)計(jì)、仿真和調(diào)試。例如我可以先單獨(dú)驗(yàn)證Freq_Divider能否產(chǎn)生準(zhǔn)確的1Hz信號(hào)再驗(yàn)證Key_Debounce能否有效消抖。最后在頂層像搭積木一樣把它們連接起來。這種思路在應(yīng)對(duì)復(fù)雜系統(tǒng)時(shí)至關(guān)重要。3. 關(guān)鍵模塊的VHDL實(shí)現(xiàn)與細(xì)節(jié)解析有了架構(gòu)我們就可以深入每個(gè)模塊看看用VHDL具體怎么實(shí)現(xiàn)。這里我會(huì)挑幾個(gè)最有代表性、也最容易出問題的模塊詳細(xì)講。3.1 時(shí)鐘分頻模塊生成精準(zhǔn)的1Hz心跳系統(tǒng)的主時(shí)鐘可能是50MHz這意味著每秒鐘有5千萬(wàn)個(gè)時(shí)鐘周期。我們需要一個(gè)精確的1秒周期信號(hào)來驅(qū)動(dòng)秒計(jì)數(shù)器。直接計(jì)數(shù)50M次即可。library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; -- 使用無符號(hào)數(shù)庫(kù) entity Freq_Divider is Port ( clk_in : in STD_LOGIC; -- 輸入時(shí)鐘如50MHz rst : in STD_LOGIC; -- 復(fù)位信號(hào)高有效 clk_1hz : out STD_LOGIC -- 輸出1Hz時(shí)鐘 ); end Freq_Divider; architecture Behavioral of Freq_Divider is constant CLK_FREQ : integer : 50000000; -- 輸入時(shí)鐘頻率50MHz constant COUNT_MAX : integer : CLK_FREQ - 1; -- 計(jì)數(shù)到49999999 signal counter : unsigned(25 downto 0); -- 需要26位才能計(jì)到5000萬(wàn) signal clk_1hz_reg : STD_LOGIC : 0; begin process(clk_in, rst) begin if rst 1 then counter (others 0); clk_1hz_reg 0; elsif rising_edge(clk_in) then if counter COUNT_MAX then counter (others 0); clk_1hz_reg not clk_1hz_reg; -- 每計(jì)數(shù)滿一次輸出翻轉(zhuǎn)一次 else counter counter 1; end if; end if; end process; clk_1hz clk_1hz_reg; end Behavioral;關(guān)鍵點(diǎn)與避坑指南計(jì)數(shù)器位寬計(jì)算50M的二進(jìn)制表示需要26位2^26 67,108,864 50,000,000。位寬不夠會(huì)導(dǎo)致計(jì)數(shù)器溢出產(chǎn)生錯(cuò)誤的頻率。這是新手常犯的錯(cuò)誤。生成1Hz方波邏輯代碼中通過clk_1hz_reg not clk_1hz_reg在計(jì)數(shù)滿時(shí)翻轉(zhuǎn)信號(hào)。這樣產(chǎn)生的clk_1hz是一個(gè)占空比50%的1Hz方波。一個(gè)完整的周期一次高電平一次低電平是2秒不對(duì)注意每次翻轉(zhuǎn)的間隔是1秒計(jì)數(shù)50M次因此高電平持續(xù)1秒低電平也持續(xù)1秒整個(gè)周期是2秒頻率是0.5Hz。這是一個(gè)經(jīng)典錯(cuò)誤正確做法要得到嚴(yán)格的1Hz脈沖一個(gè)高電平周期為1秒應(yīng)該讓clk_1hz_reg在計(jì)數(shù)滿時(shí)產(chǎn)生一個(gè)周期寬的高脈沖然后立即拉低等待下一個(gè)計(jì)數(shù)滿。但更常見的做法是不直接生成1Hz時(shí)鐘驅(qū)動(dòng)后續(xù)邏輯而是生成一個(gè)1秒周期的使能脈沖信號(hào)。后續(xù)模塊在時(shí)鐘上升沿檢測(cè)到這個(gè)脈沖有效時(shí)才進(jìn)行加1操作。這避免了在FPGA內(nèi)部使用低頻時(shí)鐘可能帶來時(shí)序問題是更推薦的設(shè)計(jì)。-- 改進(jìn)生成1秒使能脈沖 process(clk_in, rst) begin if rst 1 then counter (others 0); pulse_1s 0; elsif rising_edge(clk_in) then pulse_1s 0; -- 默認(rèn)拉低 if counter COUNT_MAX then counter (others 0); pulse_1s 1; -- 計(jì)數(shù)滿時(shí)產(chǎn)生一個(gè)時(shí)鐘周期寬的高脈沖 else counter counter 1; end if; end if; end process;這樣pulse_1s就是一個(gè)每1秒出現(xiàn)一個(gè)時(shí)鐘周期高電平的信號(hào)完美作為秒計(jì)數(shù)器的使能。3.2 按鍵消抖模塊告別“幽靈”按鍵按鍵消抖的算法很多我常用的是“計(jì)數(shù)延時(shí)法”。思路是當(dāng)檢測(cè)到按鍵狀態(tài)變化后啟動(dòng)一個(gè)計(jì)數(shù)器比如延時(shí)20ms在此期間持續(xù)采樣按鍵狀態(tài)。如果20ms后按鍵狀態(tài)穩(wěn)定為新狀態(tài)則確認(rèn)按鍵有效。entity Key_Debounce is Port ( clk : in STD_LOGIC; -- 系統(tǒng)時(shí)鐘 key_in : in STD_LOGIC; -- 原始按鍵輸入低電平有效 key_out : out STD_LOGIC -- 消抖后輸出低電平有效 ); end Key_Debounce; architecture Behavioral of Key_Debounce is constant DEBOUNCE_TIME : integer : 1000000; -- 假設(shè)clk50MHz20ms需要計(jì)數(shù)1,000,000次 signal count : integer range 0 to DEBOUNCE_TIME : 0; signal key_stable : STD_LOGIC : 1; signal key_sync : STD_LOGIC_VECTOR(1 downto 0); -- 同步寄存器消除亞穩(wěn)態(tài) begin -- 兩級(jí)同步器消除亞穩(wěn)態(tài) process(clk) begin if rising_edge(clk) then key_sync key_sync(0) key_in; end if; end process; -- 消抖核心邏輯 process(clk) begin if rising_edge(clk) then if key_sync(1) / key_stable then -- 檢測(cè)到按鍵狀態(tài)變化 count 0; -- 重置計(jì)數(shù)器 elsif count DEBOUNCE_TIME then count count 1; else -- 計(jì)數(shù)器滿說明狀態(tài)已穩(wěn)定 key_stable key_sync(1); end if; end if; end process; key_out key_stable; end Behavioral;關(guān)鍵點(diǎn)與避坑指南亞穩(wěn)態(tài)處理按鍵信號(hào)是異步信號(hào)直接用來和系統(tǒng)時(shí)鐘做比較可能產(chǎn)生亞穩(wěn)態(tài)。代碼中通過兩級(jí)D觸發(fā)器key_sync寄存器進(jìn)行同步這是處理異步輸入的標(biāo)準(zhǔn)做法。消抖時(shí)間選擇機(jī)械按鍵的抖動(dòng)時(shí)間通常在5ms-20ms。我選擇20ms是為了保證兼容性。DEBOUNCE_TIME需要根據(jù)你的系統(tǒng)時(shí)鐘頻率計(jì)算。50MHz下20ms需要計(jì)數(shù)50e6 * 0.02 1,000,000次。輸出信號(hào)key_out是消抖后的干凈信號(hào)。注意它仍然是一個(gè)電平信號(hào)。在頂層控制模塊中我們通常需要檢測(cè)它的下降沿按下事件或上升沿釋放事件。這可以通過再增加一個(gè)寄存器比較前后兩個(gè)時(shí)鐘周期的值來實(shí)現(xiàn)。資源與實(shí)時(shí)性權(quán)衡這個(gè)算法會(huì)為每個(gè)按鍵實(shí)例化一個(gè)計(jì)數(shù)器和一些邏輯。如果按鍵很多可以考慮使用共享計(jì)時(shí)器的狀態(tài)機(jī)方式但復(fù)雜度會(huì)增加。對(duì)于少于10個(gè)按鍵的系統(tǒng)獨(dú)立消抖模塊簡(jiǎn)單可靠。3.3 核心控制狀態(tài)機(jī)系統(tǒng)的大腦這是整個(gè)設(shè)計(jì)中最體現(xiàn)邏輯的部分。我們需要一個(gè)狀態(tài)機(jī)來管理不同的工作模式。我設(shè)計(jì)的狀態(tài)機(jī)大致有以下幾個(gè)狀態(tài)NORMAL_DISPLAY正常顯示時(shí)間模式。SET_HOUR設(shè)置小時(shí)模式。在此模式下按某個(gè)鍵如KEY_UP小時(shí)加1。SET_MINUTE設(shè)置分鐘模式。SET_SECOND設(shè)置秒鐘模式。ALARM_SET設(shè)置鬧鐘時(shí)間模式可能還有子狀態(tài)用于設(shè)置鬧鐘時(shí)、分。VIEW_ALARM查看鬧鐘時(shí)間模式。狀態(tài)轉(zhuǎn)移由按鍵觸發(fā)。例如在NORMAL_DISPLAY模式下長(zhǎng)按“設(shè)置”鍵進(jìn)入SET_HOUR模式在SET_HOUR模式下按“模式”鍵切換到SET_MINUTE按“設(shè)置”鍵確認(rèn)并返回NORMAL_DISPLAY。type STATE_TYPE is (NORMAL_DISP, SET_HOUR, SET_MIN, SET_SEC, ALARM_SET_DISP, ALARM_SET_HOUR, ALARM_SET_MIN); signal current_state, next_state : STATE_TYPE; -- 狀態(tài)轉(zhuǎn)移進(jìn)程 process(clk, rst) begin if rst 1 then current_state NORMAL_DISP; elsif rising_edge(clk) then current_state next_state; end if; end process; -- 下一狀態(tài)邏輯進(jìn)程 (組合邏輯) process(current_state, key_set_pressed, key_mode_pressed, key_up_pressed, key_down_pressed) begin next_state current_state; -- 默認(rèn)保持當(dāng)前狀態(tài) case current_state is when NORMAL_DISP if key_set_long then next_state SET_HOUR; elsif key_mode_pressed then next_state ALARM_SET_DISP; end if; when SET_HOUR if key_mode_pressed then next_state SET_MIN; elsif key_set_pressed then next_state NORMAL_DISP; end if; when SET_MIN if key_mode_pressed then next_state SET_SEC; elsif key_set_pressed then next_state NORMAL_DISP; end if; when SET_SEC if key_set_pressed then next_state NORMAL_DISP; end if; -- ... 其他狀態(tài)轉(zhuǎn)移 end case; end process; -- 輸出邏輯進(jìn)程 (根據(jù)當(dāng)前狀態(tài)產(chǎn)生控制信號(hào)) process(current_state) begin set_enable 0; -- 默認(rèn)不允許設(shè)置 alarm_set_enable 0; disp_sel 00; -- 默認(rèn)顯示正常時(shí)間 case current_state is when NORMAL_DISP disp_sel 00; when SET_HOUR set_enable 1; set_unit 10; -- 控制多路選擇器選擇“小時(shí)”位進(jìn)行設(shè)置 disp_sel 00; -- 設(shè)置時(shí)依然顯示時(shí)間但可能讓設(shè)置位閃爍 when ALARM_SET_DISP disp_sel 01; -- 顯示鬧鐘時(shí)間 -- ... end case; end process;關(guān)鍵點(diǎn)與避坑指南兩段式 vs 三段式狀態(tài)機(jī)上面示例是典型的三段式狀態(tài)寄存器、下一狀態(tài)邏輯、輸出邏輯。它的優(yōu)點(diǎn)是輸出可以寫成組合邏輯也可以寫成時(shí)序邏輯寄存器輸出清晰且易于綜合。對(duì)于初學(xué)者強(qiáng)烈建議使用三段式。狀態(tài)編碼VHDL綜合器會(huì)自動(dòng)分配二進(jìn)制狀態(tài)編碼如000,001但也可以手動(dòng)指定如獨(dú)熱碼ONE-HOT。對(duì)于小狀態(tài)機(jī)自動(dòng)編碼即可。狀態(tài)數(shù)量多時(shí)獨(dú)熱碼可能性能更好但占用更多觸發(fā)器。輸出毛刺如果輸出邏輯是純組合邏輯如上例當(dāng)輸入變化而狀態(tài)還未穩(wěn)定時(shí)輸出可能會(huì)有短暫的毛刺。如果這個(gè)輸出信號(hào)用于控制其他關(guān)鍵邏輯如復(fù)位、使能可能會(huì)引發(fā)問題。解決方法是將輸出也同步到時(shí)鐘沿即用時(shí)序邏輯產(chǎn)生輸出在兩段式狀態(tài)機(jī)中自然如此。按鍵檢測(cè)狀態(tài)機(jī)輸入的key_xxx_pressed應(yīng)該是消抖后檢測(cè)到的上升沿或下降沿信號(hào)而不是電平信號(hào)。否則按鍵按住不放會(huì)導(dǎo)致狀態(tài)連續(xù)跳變。3.4 計(jì)時(shí)與鬧鐘模塊數(shù)據(jù)存儲(chǔ)與比較計(jì)時(shí)模塊的核心是一個(gè)帶使能、復(fù)位和預(yù)置數(shù)的計(jì)數(shù)器鏈。它接收1秒使能脈沖sec_pulse當(dāng)sec_pulse1時(shí)秒計(jì)數(shù)器加1。同時(shí)它接收來自控制模塊的set_enable和set_unit信號(hào)在設(shè)置模式下對(duì)指定的單位進(jìn)行加/減。process(clk, rst) begin if rst 1 then sec_bcd (others 0); min_bcd (others 0); hour_bcd (others 0); elsif rising_edge(clk) then -- 設(shè)置模式優(yōu)先級(jí)高于正常計(jì)數(shù) if set_enable 1 then case set_unit is when 00 -- 設(shè)置秒 if key_up_pressed then ... -- BCD碼加1邏輯注意59-00 end if; when 01 -- 設(shè)置分 ... when 10 -- 設(shè)置時(shí) ... end case; elsif sec_pulse 1 then -- 正常計(jì)時(shí) if sec_bcd 59 then sec_bcd sec_bcd 1; else sec_bcd (others 0); -- 分鐘進(jìn)位邏輯... end if; end if; end if; end process;BCD碼的重要性注意我上面用了sec_bcd這樣的信號(hào)暗示其類型可能是unsigned(7 downto 0)高4位和低4位分別代表十位和個(gè)位。這是因?yàn)槲覀冏罱K要用數(shù)碼管顯示而數(shù)碼管驅(qū)動(dòng)需要的是十進(jìn)制數(shù)字0-9。直接使用二進(jìn)制計(jì)數(shù)如integer雖然運(yùn)算簡(jiǎn)單但在需要顯示時(shí)必須經(jīng)過一次二進(jìn)制到BCD的轉(zhuǎn)換這個(gè)轉(zhuǎn)換電路比較復(fù)雜。在時(shí)鐘這種直接面向顯示的系統(tǒng)中直接使用BCD碼計(jì)數(shù)是更高效、更直接的選擇。但BCD碼的加1和進(jìn)位邏輯需要自己編寫例如秒從“0101 1001”59加1后要變成“0000 0000”并向分鐘進(jìn)位。鬧鐘模塊則更簡(jiǎn)單它主要包含兩個(gè)寄存器alarm_hour和alarm_minute也是BCD格式以及一個(gè)比較器。alarm_trigger 1 when (hour_bcd alarm_hour) and (min_bcd alarm_minute) and (sec_bcd 0) else 0;當(dāng)當(dāng)前時(shí)間與鬧鐘時(shí)間匹配時(shí)alarm_trigger拉高一個(gè)時(shí)鐘周期或持續(xù)拉高直到用戶關(guān)閉鬧鐘。這個(gè)信號(hào)可以連接到頂層的LED或蜂鳴器驅(qū)動(dòng)邏輯。4. 顯示驅(qū)動(dòng)與系統(tǒng)集成4.1 數(shù)碼管動(dòng)態(tài)掃描驅(qū)動(dòng)如果使用4位或6位一體數(shù)碼管必須采用動(dòng)態(tài)掃描方式以節(jié)省IO口。原理是利用人眼視覺暫留快速輪流點(diǎn)亮每一位數(shù)碼管。-- 掃描計(jì)數(shù)器 process(clk) begin if rising_edge(clk) then if scan_counter SCAN_MAX then scan_counter 0; if digit_sel DIGIT_NUM-1 then digit_sel 0; else digit_sel digit_sel 1; end if; else scan_counter scan_counter 1; end if; end if; end process; -- 數(shù)據(jù)選擇與段碼輸出 process(digit_sel, disp_data_hour_high, disp_data_hour_low, disp_data_min_high, ...) begin case digit_sel is when 0 seg_data bcd_to_seg(disp_data_hour_high); -- 小時(shí)的十位 dig_en 0111; -- 點(diǎn)亮第1位數(shù)碼管假設(shè)共陰 when 1 seg_data bcd_to_seg(disp_data_hour_low); -- 小時(shí)的個(gè)位 dig_en 1011; when 2 seg_data bcd_to_seg(disp_data_min_high); -- 分鐘的十位 dig_en 1101; when 3 seg_data bcd_to_seg(disp_data_min_low); -- 分鐘的個(gè)位 dig_en 1110; when others null; end case; end process;關(guān)鍵參數(shù)掃描頻率。SCAN_MAX決定了每位點(diǎn)亮的時(shí)間。如果系統(tǒng)時(shí)鐘是50MHzSCAN_MAX設(shè)為50000那么掃描周期約為50000 * 4位 / 50e6 4ms刷新率約為250Hz。這個(gè)頻率遠(yuǎn)高于人眼識(shí)別范圍60Hz看起來就是同時(shí)亮起的。頻率不能太低否則會(huì)閃爍也不能太高否則每個(gè)LED點(diǎn)亮?xí)r間太短亮度會(huì)不足。4.2 頂層集成與引腳分配所有模塊在頂層文件中實(shí)例化并連接。entity top_clock is Port ( sys_clk : in STD_LOGIC; -- 系統(tǒng)時(shí)鐘引腳 rst_n : in STD_LOGIC; -- 復(fù)位按鍵低有效 key_set : in STD_LOGIC; -- 設(shè)置鍵 key_mode : in STD_LOGIC; -- 模式鍵 key_up : in STD_LOGIC; -- 加鍵 key_down : in STD_LOGIC; -- 減鍵 seg : out STD_LOGIC_VECTOR(7 downto 0); -- 段選 a~gdp dig : out STD_LOGIC_VECTOR(3 downto 0); -- 位選 alarm_led : out STD_LOGIC -- 鬧鐘提示LED ); end top_clock; architecture Structural of top_clock is -- 聲明所有內(nèi)部信號(hào) signal clk_1s_en : STD_LOGIC; signal key_set_db : STD_LOGIC; signal key_set_pulse: STD_LOGIC; signal current_state: STATE_TYPE; signal hour_bcd, min_bcd, sec_bcd : unsigned(7 downto 0); ... -- 更多信號(hào) begin -- 實(shí)例化模塊 u_freq_div: entity work.Freq_Divider port map(...); u_deb_set : entity work.Key_Debounce port map(clksys_clk, key_inkey_set, key_outkey_set_db); u_ctrl_fsm: entity work.Control_FSM port map(...); u_counter : entity work.Time_Counter port map(...); u_display : entity work.Display_Driver port map(...); ... end Structural;在FPGA開發(fā)工具如Vivado、Quartus中你需要為這些輸入輸出端口分配實(shí)際物理引腳。這一步必須參考開發(fā)板的原理圖。例如sys_clk連接到晶振引腳key_*連接到按鍵對(duì)應(yīng)的IOseg和dig連接到數(shù)碼管驅(qū)動(dòng)器芯片或直接連接GPIO。5. 仿真、調(diào)試與常見問題排查寫完了代碼絕不意味著成功。仿真和調(diào)試才是重頭戲。5.1 編寫測(cè)試平臺(tái)進(jìn)行仿真我強(qiáng)烈建議為每個(gè)關(guān)鍵模塊如Freq_Divider,Control_FSM,Time_Counter單獨(dú)編寫測(cè)試平臺(tái)Testbench在ModelSim或Vivado Simulator中驗(yàn)證其行為。-- 對(duì)Time_Counter的簡(jiǎn)單測(cè)試平臺(tái) library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity tb_time_counter is end tb_time_counter; architecture Behavioral of tb_time_counter is component Time_Counter is port(...); end component; signal clk, rst, sec_pulse : STD_LOGIC : 0; signal hour_bcd, min_bcd, sec_bcd : unsigned(7 downto 0); begin uut: Time_Counter port map(...); -- 生成50MHz時(shí)鐘 clk_process: process begin clk 0; wait for 10 ns; clk 1; wait for 10 ns; end process; -- 生成1秒脈沖仿真中我們可以加速 pulse_process: process begin sec_pulse 0; wait for 999 ms; sec_pulse 1; wait for 1 ms; -- 模擬一個(gè)短脈沖 end process; -- 測(cè)試流程 stim_proc: process begin rst 1; wait for 100 ns; rst 0; wait for 10 sec; -- 觀察10秒內(nèi)計(jì)數(shù)是否正確 -- 然后可以模擬設(shè)置模式... wait; end process; end Behavioral;通過仿真你可以清晰地看到計(jì)數(shù)器是否在sec_pulse有效時(shí)加1進(jìn)位邏輯是否正確設(shè)置功能是否正常。仿真能幫你發(fā)現(xiàn)90%以上的邏輯設(shè)計(jì)錯(cuò)誤務(wù)必重視。5.2 上板調(diào)試與問題實(shí)錄即使仿真通過了上板后也可能遇到各種問題。以下是我遇到過的典型問題及解決方法現(xiàn)象可能原因排查思路與解決方法數(shù)碼管完全不亮1. 引腳分配錯(cuò)誤。2. 數(shù)碼管共陰/共陽(yáng)接法錯(cuò)誤。3. 掃描驅(qū)動(dòng)模塊未工作或時(shí)鐘未連接。1. 檢查約束文件.xdc或.qsf確認(rèn)seg/dig引腳與原理圖一致。2. 用萬(wàn)用表測(cè)量數(shù)碼管類型修改代碼中位選(dig)和段選(seg)的極性取反。3. 在代碼中暫時(shí)將dig固定為“1110”seg固定為顯示“8”的編碼看是否有一位數(shù)碼管亮起。數(shù)碼管顯示亂碼或部分段不亮1. 段碼表bcd_to_seg錯(cuò)誤。2. 動(dòng)態(tài)掃描頻率不合適。3. BCD碼數(shù)據(jù)錯(cuò)誤。1. 核對(duì)段碼表確認(rèn)0-9對(duì)應(yīng)的段碼a~g順序與硬件連接匹配。2. 調(diào)整掃描計(jì)數(shù)器的SCAN_MAX值嘗試更快或更慢的頻率。3. 使用SignalTap或ChipScope等嵌入式邏輯分析儀抓取送給顯示模塊的BCD數(shù)據(jù)看是否正確。時(shí)間走時(shí)不準(zhǔn)過快或過慢1. 1秒基準(zhǔn)脈沖生成錯(cuò)誤。2. 計(jì)數(shù)器進(jìn)位邏輯錯(cuò)誤。1. 檢查Freq_Divider模塊的CLK_FREQ常數(shù)是否與開發(fā)板實(shí)際晶振頻率一致。用邏輯分析儀測(cè)量clk_1hz或pulse_1s的實(shí)際周期。2. 仿真時(shí)重點(diǎn)觀察秒從59到00時(shí)分是否加1分從59到00時(shí)時(shí)是否加1。按鍵無反應(yīng)或反應(yīng)異常1. 按鍵消抖模塊未生效。2. 按鍵電平極性弄反。3. 狀態(tài)機(jī)對(duì)按鍵邊沿檢測(cè)邏輯錯(cuò)誤。1. 增加消抖時(shí)間常數(shù)DEBOUNCE_TIME。2. 確認(rèn)硬件是按下為低電平還是高電平調(diào)整代碼中的判斷邏輯if key_in 0 then。3. 確保送給狀態(tài)機(jī)的是邊沿脈沖而不是電平?？梢栽谙赌K后增加一個(gè)邊沿檢測(cè)電路。設(shè)置時(shí)間時(shí)數(shù)字跳動(dòng)過快在設(shè)置模式下檢測(cè)的是按鍵電平且沒有做“長(zhǎng)按加速”或“按鍵間隔”處理。在設(shè)置邏輯中不要直接用key_up_pressed電平去持續(xù)加1。應(yīng)該檢測(cè)其上升沿每按一次加1?；蛘邔?shí)現(xiàn)“按下第一下后延時(shí)一段時(shí)間再開始連續(xù)加速”的功能。鬧鐘不響1. 鬧鐘時(shí)間寄存器未正確寫入。2. 比較邏輯條件過于嚴(yán)格如要求秒也完全匹配。3. 報(bào)警信號(hào)alarm_trigger未正確傳遞到輸出引腳。1. 檢查設(shè)置鬧鐘的狀態(tài)機(jī)邏輯和寄存器寫入邏輯。2. 通常鬧鐘比較只到時(shí)和分秒可以忽略或設(shè)為0。調(diào)整比較語(yǔ)句。3. 使用邏輯分析儀從源頭鬧鐘模塊到終點(diǎn)頂層輸出追蹤alarm_trigger信號(hào)。一個(gè)寶貴的調(diào)試工具嵌入式邏輯分析儀。無論是Altera的SignalTap II還是Xilinx的ChipScope現(xiàn)集成在Vivado的ILA中它們都允許你在FPGA運(yùn)行時(shí)實(shí)時(shí)捕獲內(nèi)部信號(hào)的波形。當(dāng)代碼行為與預(yù)期不符時(shí)這是最直接的排查手段。你可以在代碼中插入調(diào)試信號(hào)連接到ILA核然后設(shè)置觸發(fā)條件觀察狀態(tài)機(jī)狀態(tài)、計(jì)數(shù)器值、按鍵信號(hào)等關(guān)鍵節(jié)點(diǎn)的變化。6. 功能擴(kuò)展與優(yōu)化思路一個(gè)基本的時(shí)鐘實(shí)現(xiàn)后你可以考慮以下擴(kuò)展讓項(xiàng)目更具挑戰(zhàn)性和實(shí)用性增加秒表/倒計(jì)時(shí)功能這需要新增一個(gè)工作模式以及對(duì)應(yīng)的控制狀態(tài)和計(jì)數(shù)器。秒表需要毫秒級(jí)精度可能需要用到更高頻率的計(jì)時(shí)基準(zhǔn)。使用LCD液晶屏顯示相比數(shù)碼管LCD可以顯示更多字符如“年-月-日”、“Alarm: 08:30”。你需要學(xué)習(xí)LCD如1602的并行或I2C驅(qū)動(dòng)時(shí)序并編寫對(duì)應(yīng)的驅(qū)動(dòng)模塊。增加溫濕度顯示集成DHT11或DS18B20傳感器讀取環(huán)境數(shù)據(jù)并顯示。這涉及到單總線或I2C/SPI協(xié)議的實(shí)現(xiàn)。實(shí)現(xiàn)自動(dòng)校時(shí)通過藍(lán)牙或Wi-Fi模塊如ESP8266從網(wǎng)絡(luò)獲取標(biāo)準(zhǔn)時(shí)間。這需要為FPGA設(shè)計(jì)一個(gè)UART通信模塊來與無線模塊交互并解析時(shí)間數(shù)據(jù)包。低功耗設(shè)計(jì)如果使用電池供電可以考慮在不需要操作時(shí)降低掃描頻率或關(guān)閉部分模塊的時(shí)鐘時(shí)鐘門控。這些擴(kuò)展每一項(xiàng)都是一個(gè)獨(dú)立的學(xué)習(xí)課題將它們有機(jī)整合到一個(gè)系統(tǒng)中才能真正鍛煉你的系統(tǒng)級(jí)設(shè)計(jì)能力?；剡^頭看這個(gè)“VHDL實(shí)現(xiàn)多功能時(shí)鐘”項(xiàng)目其價(jià)值遠(yuǎn)不止于最終那個(gè)能顯示時(shí)間的小設(shè)備。它強(qiáng)迫你系統(tǒng)地實(shí)踐了從需求分析、架構(gòu)設(shè)計(jì)、模塊編碼、功能仿真到硬件調(diào)試的完整數(shù)字系統(tǒng)開發(fā)流程。你遇到的每一個(gè)問題——時(shí)序約束、亞穩(wěn)態(tài)、按鍵抖動(dòng)、顯示驅(qū)動(dòng)——都是未來工作中可能遇到的真實(shí)問題的縮影。我建議你在實(shí)現(xiàn)基本功能后不要止步嘗試去擴(kuò)展它或者用不同的架構(gòu)比如用一個(gè)更大的狀態(tài)機(jī)整合所有功能重新實(shí)現(xiàn)一遍。比較不同方案的資源占用和代碼可維護(hù)性這種思考和實(shí)踐才是從學(xué)生項(xiàng)目走向工程實(shí)踐的關(guān)鍵一步。 VHDL數(shù)字時(shí)鐘設(shè)計(jì)：從狀態(tài)機(jī)到FPGA實(shí)現(xiàn)的完整指南
1. 項(xiàng)目概述從數(shù)字邏輯到實(shí)體時(shí)鐘的跨越最近在整理以前的項(xiàng)目筆記翻到了一個(gè)挺有意思的課程設(shè)計(jì)——用VHDL實(shí)現(xiàn)一個(gè)多功能數(shù)字時(shí)鐘。這玩意兒聽起來像是電子工程或者計(jì)算機(jī)專業(yè)學(xué)生的“必修課”但真正動(dòng)手做下來你會(huì)發(fā)現(xiàn)它遠(yuǎn)不止是點(diǎn)亮幾個(gè)數(shù)碼管那么簡(jiǎn)單。它本質(zhì)上是一個(gè)完整的數(shù)字系統(tǒng)設(shè)計(jì)從最底層的時(shí)序邏輯、狀態(tài)機(jī)到人機(jī)交互、功能模塊劃分幾乎涵蓋了數(shù)字邏輯設(shè)計(jì)的核心思想。我當(dāng)年做這個(gè)項(xiàng)目時(shí)從紙上談兵到硬件板上跑起來踩過的坑、調(diào)過的時(shí)序現(xiàn)在回想起來都是寶貴的經(jīng)驗(yàn)。這個(gè)“多功能時(shí)鐘”具體能干啥最基本的就是顯示時(shí)、分、秒這是它的核心。但“多功能”意味著擴(kuò)展比如整點(diǎn)報(bào)時(shí)、鬧鐘功能、日期顯示甚至是秒表或者倒計(jì)時(shí)。所有這些功能最終都要通過有限的按鍵和數(shù)碼管或液晶屏來實(shí)現(xiàn)交互這就非?？简?yàn)狀態(tài)機(jī)設(shè)計(jì)和資源分配的能力。用VHDLVHSIC Hardware Description Language來做是因?yàn)樗且环N硬件描述語(yǔ)言你寫的代碼最終會(huì)綜合成實(shí)實(shí)在在的門電路和觸發(fā)器在FPGA或CPLD上運(yùn)行。這跟用C語(yǔ)言在單片機(jī)上寫程序的感覺完全不同你需要時(shí)刻帶著“硬件思維”考慮時(shí)鐘沿、信號(hào)延遲和并發(fā)執(zhí)行。所以無論你是正在學(xué)習(xí)數(shù)字邏輯的學(xué)生想找一個(gè)綜合性的練手項(xiàng)目還是對(duì)FPGA開發(fā)感興趣的愛好者想了解如何用硬件描述語(yǔ)言構(gòu)建一個(gè)稍復(fù)雜的系統(tǒng)甚至是已經(jīng)工作的工程師需要回顧一下狀態(tài)機(jī)和模塊化設(shè)計(jì)的基本功這個(gè)“VHDL實(shí)現(xiàn)多功能時(shí)鐘”的設(shè)計(jì)過程都能給你帶來不少啟發(fā)。接下來我就把自己當(dāng)年設(shè)計(jì)、實(shí)現(xiàn)、調(diào)試的全過程連同那些教科書里不會(huì)寫的“坑”和技巧詳細(xì)拆解一遍。2. 核心需求分析與整體架構(gòu)設(shè)計(jì)動(dòng)手寫代碼之前最重要的不是打開編輯器而是把需求理清楚把系統(tǒng)架構(gòu)畫出來。一個(gè)模糊的需求會(huì)導(dǎo)致后續(xù)無盡的修改和調(diào)試。2.1 功能需求定義首先我們得明確這個(gè)“多功能時(shí)鐘”具體要實(shí)現(xiàn)哪些功能。我當(dāng)時(shí)的設(shè)定是以下幾個(gè)核心功能這已經(jīng)構(gòu)成了一個(gè)頗具挑戰(zhàn)性的小系統(tǒng)基本計(jì)時(shí)功能以24小時(shí)制顯示時(shí)、分、秒并能自動(dòng)進(jìn)位秒到60進(jìn)1分分到60進(jìn)1時(shí)時(shí)到24歸零。時(shí)間設(shè)置功能可以通過按鍵對(duì)時(shí)、分、秒進(jìn)行獨(dú)立調(diào)整。這是必須的否則時(shí)鐘上電后時(shí)間不對(duì)就沒法改了。鬧鐘功能可以設(shè)置一個(gè)鬧鐘時(shí)間時(shí)、分當(dāng)時(shí)鐘運(yùn)行到鬧鐘時(shí)間時(shí)觸發(fā)一個(gè)報(bào)警信號(hào)比如讓一個(gè)LED閃爍或者蜂鳴器響。整點(diǎn)報(bào)時(shí)功能在每個(gè)整點(diǎn)例如59分50秒開始產(chǎn)生一個(gè)提示信號(hào)。顯示切換功能由于顯示設(shè)備比如4位數(shù)碼管有限需要通過一個(gè)按鍵循環(huán)切換顯示內(nèi)容例如正常時(shí)間 - 鬧鐘設(shè)置時(shí)間 - 秒表顯示。這些功能看起來簡(jiǎn)單但交織在一起就需要仔細(xì)設(shè)計(jì)狀態(tài)和流程。2.2 系統(tǒng)頂層架構(gòu)設(shè)計(jì)基于以上功能我設(shè)計(jì)的頂層模塊框圖如下。整個(gè)系統(tǒng)可以劃分為幾個(gè)核心模塊它們之間通過明確的信號(hào)進(jìn)行交互。------------------- | 頂層模塊 (Top) | | (clk, rst, keys) | ------------------- | ------------------------------------ | | | -------v------- -------v------- -------v------- | 時(shí)鐘分頻模塊 | | 核心控制模塊 | | 顯示驅(qū)動(dòng)模塊 | | (Freq_Divider)| | (Control_FSM) | | (Display_Drv) | --------------- --------------- -------------- | | | | ------v------ | | | 計(jì)時(shí)模塊 | | | | (Counter) | | | ------------ | | | | -------v------- ------v------ -------v------- | 按鍵消抖模塊 | | 鬧鐘模塊 | | 數(shù)碼管/液晶 | | (Key_Debounce)| | (Alarm) | | 硬件接口 | --------------- ------------- ---------------各模塊功能簡(jiǎn)述頂層模塊 (Top)負(fù)責(zé)實(shí)例化所有子模塊并將外部輸入時(shí)鐘、復(fù)位、按鍵和輸出顯示信號(hào)、報(bào)警信號(hào)連接到正確的子模塊。時(shí)鐘分頻模塊 (Freq_Divider)開發(fā)板提供的晶振時(shí)鐘頻率通常很高如50MHz我們需要將其分頻得到標(biāo)準(zhǔn)的1Hz秒脈沖信號(hào)作為整個(gè)系統(tǒng)的時(shí)間基準(zhǔn)。這是數(shù)字時(shí)鐘的“心跳”。按鍵消抖模塊 (Key_Debounce)機(jī)械按鍵在按下和彈起時(shí)會(huì)產(chǎn)生物理抖動(dòng)導(dǎo)致在極短時(shí)間內(nèi)被誤認(rèn)為多次按下。這個(gè)模塊的作用就是濾除抖動(dòng)產(chǎn)生干凈、穩(wěn)定的按鍵使能信號(hào)。核心控制模塊 (Control_FSM)這是整個(gè)系統(tǒng)的大腦通常是一個(gè)狀態(tài)機(jī)。它根據(jù)當(dāng)前的顯示模式、按鍵輸入來決定是進(jìn)入時(shí)間設(shè)置狀態(tài)、鬧鐘設(shè)置狀態(tài)還是控制秒表/倒計(jì)時(shí)。它輸出控制信號(hào)給計(jì)時(shí)模塊和顯示模塊。計(jì)時(shí)模塊 (Counter)這是最核心的運(yùn)算單元。它接收1Hz秒脈沖并進(jìn)行時(shí)、分、秒的計(jì)數(shù)。同時(shí)它還需要接收來自控制模塊的“設(shè)置信號(hào)”以便在設(shè)置模式下對(duì)特定位進(jìn)行加/減操作。鬧鐘模塊 (Alarm)存儲(chǔ)用戶設(shè)置的鬧鐘時(shí)間時(shí)、分并不斷與當(dāng)前計(jì)時(shí)模塊的時(shí)間進(jìn)行比較。當(dāng)兩者匹配時(shí)產(chǎn)生一個(gè)報(bào)警使能信號(hào)。顯示驅(qū)動(dòng)模塊 (Display_Drv)它將計(jì)時(shí)模塊或鬧鐘模塊輸出的二進(jìn)制時(shí)間數(shù)據(jù)如小時(shí)“23”轉(zhuǎn)換為數(shù)碼管所需的段選segment和位選digit信號(hào)或者液晶屏的指令和數(shù)據(jù)。如果支持顯示切換它還需要根據(jù)控制模塊的指令選擇不同的數(shù)據(jù)源進(jìn)行顯示。為什么采用這種模塊化設(shè)計(jì)這是硬件設(shè)計(jì)的基本原則——高內(nèi)聚、低耦合。每個(gè)模塊功能單一明確便于單獨(dú)設(shè)計(jì)、仿真和調(diào)試。例如我可以先單獨(dú)驗(yàn)證Freq_Divider能否產(chǎn)生準(zhǔn)確的1Hz信號(hào)再驗(yàn)證Key_Debounce能否有效消抖。最后在頂層像搭積木一樣把它們連接起來。這種思路在應(yīng)對(duì)復(fù)雜系統(tǒng)時(shí)至關(guān)重要。3. 關(guān)鍵模塊的VHDL實(shí)現(xiàn)與細(xì)節(jié)解析有了架構(gòu)我們就可以深入每個(gè)模塊看看用VHDL具體怎么實(shí)現(xiàn)。這里我會(huì)挑幾個(gè)最有代表性、也最容易出問題的模塊詳細(xì)講。3.1 時(shí)鐘分頻模塊生成精準(zhǔn)的1Hz心跳系統(tǒng)的主時(shí)鐘可能是50MHz這意味著每秒鐘有5千萬(wàn)個(gè)時(shí)鐘周期。我們需要一個(gè)精確的1秒周期信號(hào)來驅(qū)動(dòng)秒計(jì)數(shù)器。直接計(jì)數(shù)50M次即可。library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; -- 使用無符號(hào)數(shù)庫(kù) entity Freq_Divider is Port ( clk_in : in STD_LOGIC; -- 輸入時(shí)鐘如50MHz rst : in STD_LOGIC; -- 復(fù)位信號(hào)高有效 clk_1hz : out STD_LOGIC -- 輸出1Hz時(shí)鐘 ); end Freq_Divider; architecture Behavioral of Freq_Divider is constant CLK_FREQ : integer : 50000000; -- 輸入時(shí)鐘頻率50MHz constant COUNT_MAX : integer : CLK_FREQ - 1; -- 計(jì)數(shù)到49999999 signal counter : unsigned(25 downto 0); -- 需要26位才能計(jì)到5000萬(wàn) signal clk_1hz_reg : STD_LOGIC : 0; begin process(clk_in, rst) begin if rst 1 then counter (others 0); clk_1hz_reg 0; elsif rising_edge(clk_in) then if counter COUNT_MAX then counter (others 0); clk_1hz_reg not clk_1hz_reg; -- 每計(jì)數(shù)滿一次輸出翻轉(zhuǎn)一次 else counter counter 1; end if; end if; end process; clk_1hz clk_1hz_reg; end Behavioral;關(guān)鍵點(diǎn)與避坑指南計(jì)數(shù)器位寬計(jì)算50M的二進(jìn)制表示需要26位2^26 67,108,864 50,000,000。位寬不夠會(huì)導(dǎo)致計(jì)數(shù)器溢出產(chǎn)生錯(cuò)誤的頻率。這是新手常犯的錯(cuò)誤。生成1Hz方波邏輯代碼中通過clk_1hz_reg not clk_1hz_reg在計(jì)數(shù)滿時(shí)翻轉(zhuǎn)信號(hào)。這樣產(chǎn)生的clk_1hz是一個(gè)占空比50%的1Hz方波。一個(gè)完整的周期一次高電平一次低電平是2秒不對(duì)注意每次翻轉(zhuǎn)的間隔是1秒計(jì)數(shù)50M次因此高電平持續(xù)1秒低電平也持續(xù)1秒整個(gè)周期是2秒頻率是0.5Hz。這是一個(gè)經(jīng)典錯(cuò)誤正確做法要得到嚴(yán)格的1Hz脈沖一個(gè)高電平周期為1秒應(yīng)該讓clk_1hz_reg在計(jì)數(shù)滿時(shí)產(chǎn)生一個(gè)周期寬的高脈沖然后立即拉低等待下一個(gè)計(jì)數(shù)滿。但更常見的做法是不直接生成1Hz時(shí)鐘驅(qū)動(dòng)后續(xù)邏輯而是生成一個(gè)1秒周期的使能脈沖信號(hào)。后續(xù)模塊在時(shí)鐘上升沿檢測(cè)到這個(gè)脈沖有效時(shí)才進(jìn)行加1操作。這避免了在FPGA內(nèi)部使用低頻時(shí)鐘可能帶來時(shí)序問題是更推薦的設(shè)計(jì)。-- 改進(jìn)生成1秒使能脈沖 process(clk_in, rst) begin if rst 1 then counter (others 0); pulse_1s 0; elsif rising_edge(clk_in) then pulse_1s 0; -- 默認(rèn)拉低 if counter COUNT_MAX then counter (others 0); pulse_1s 1; -- 計(jì)數(shù)滿時(shí)產(chǎn)生一個(gè)時(shí)鐘周期寬的高脈沖 else counter counter 1; end if; end if; end process;這樣pulse_1s就是一個(gè)每1秒出現(xiàn)一個(gè)時(shí)鐘周期高電平的信號(hào)完美作為秒計(jì)數(shù)器的使能。3.2 按鍵消抖模塊告別“幽靈”按鍵按鍵消抖的算法很多我常用的是“計(jì)數(shù)延時(shí)法”。思路是當(dāng)檢測(cè)到按鍵狀態(tài)變化后啟動(dòng)一個(gè)計(jì)數(shù)器比如延時(shí)20ms在此期間持續(xù)采樣按鍵狀態(tài)。如果20ms后按鍵狀態(tài)穩(wěn)定為新狀態(tài)則確認(rèn)按鍵有效。entity Key_Debounce is Port ( clk : in STD_LOGIC; -- 系統(tǒng)時(shí)鐘 key_in : in STD_LOGIC; -- 原始按鍵輸入低電平有效 key_out : out STD_LOGIC -- 消抖后輸出低電平有效 ); end Key_Debounce; architecture Behavioral of Key_Debounce is constant DEBOUNCE_TIME : integer : 1000000; -- 假設(shè)clk50MHz20ms需要計(jì)數(shù)1,000,000次 signal count : integer range 0 to DEBOUNCE_TIME : 0; signal key_stable : STD_LOGIC : 1; signal key_sync : STD_LOGIC_VECTOR(1 downto 0); -- 同步寄存器消除亞穩(wěn)態(tài) begin -- 兩級(jí)同步器消除亞穩(wěn)態(tài) process(clk) begin if rising_edge(clk) then key_sync key_sync(0) key_in; end if; end process; -- 消抖核心邏輯 process(clk) begin if rising_edge(clk) then if key_sync(1) / key_stable then -- 檢測(cè)到按鍵狀態(tài)變化 count 0; -- 重置計(jì)數(shù)器 elsif count DEBOUNCE_TIME then count count 1; else -- 計(jì)數(shù)器滿說明狀態(tài)已穩(wěn)定 key_stable key_sync(1); end if; end if; end process; key_out key_stable; end Behavioral;關(guān)鍵點(diǎn)與避坑指南亞穩(wěn)態(tài)處理按鍵信號(hào)是異步信號(hào)直接用來和系統(tǒng)時(shí)鐘做比較可能產(chǎn)生亞穩(wěn)態(tài)。代碼中通過兩級(jí)D觸發(fā)器key_sync寄存器進(jìn)行同步這是處理異步輸入的標(biāo)準(zhǔn)做法。消抖時(shí)間選擇機(jī)械按鍵的抖動(dòng)時(shí)間通常在5ms-20ms。我選擇20ms是為了保證兼容性。DEBOUNCE_TIME需要根據(jù)你的系統(tǒng)時(shí)鐘頻率計(jì)算。50MHz下20ms需要計(jì)數(shù)50e6 * 0.02 1,000,000次。輸出信號(hào)key_out是消抖后的干凈信號(hào)。注意它仍然是一個(gè)電平信號(hào)。在頂層控制模塊中我們通常需要檢測(cè)它的下降沿按下事件或上升沿釋放事件。這可以通過再增加一個(gè)寄存器比較前后兩個(gè)時(shí)鐘周期的值來實(shí)現(xiàn)。資源與實(shí)時(shí)性權(quán)衡這個(gè)算法會(huì)為每個(gè)按鍵實(shí)例化一個(gè)計(jì)數(shù)器和一些邏輯。如果按鍵很多可以考慮使用共享計(jì)時(shí)器的狀態(tài)機(jī)方式但復(fù)雜度會(huì)增加。對(duì)于少于10個(gè)按鍵的系統(tǒng)獨(dú)立消抖模塊簡(jiǎn)單可靠。3.3 核心控制狀態(tài)機(jī)系統(tǒng)的大腦這是整個(gè)設(shè)計(jì)中最體現(xiàn)邏輯的部分。我們需要一個(gè)狀態(tài)機(jī)來管理不同的工作模式。我設(shè)計(jì)的狀態(tài)機(jī)大致有以下幾個(gè)狀態(tài)NORMAL_DISPLAY正常顯示時(shí)間模式。SET_HOUR設(shè)置小時(shí)模式。在此模式下按某個(gè)鍵如KEY_UP小時(shí)加1。SET_MINUTE設(shè)置分鐘模式。SET_SECOND設(shè)置秒鐘模式。ALARM_SET設(shè)置鬧鐘時(shí)間模式可能還有子狀態(tài)用于設(shè)置鬧鐘時(shí)、分。VIEW_ALARM查看鬧鐘時(shí)間模式。狀態(tài)轉(zhuǎn)移由按鍵觸發(fā)。例如在NORMAL_DISPLAY模式下長(zhǎng)按“設(shè)置”鍵進(jìn)入SET_HOUR模式在SET_HOUR模式下按“模式”鍵切換到SET_MINUTE按“設(shè)置”鍵確認(rèn)并返回NORMAL_DISPLAY。type STATE_TYPE is (NORMAL_DISP, SET_HOUR, SET_MIN, SET_SEC, ALARM_SET_DISP, ALARM_SET_HOUR, ALARM_SET_MIN); signal current_state, next_state : STATE_TYPE; -- 狀態(tài)轉(zhuǎn)移進(jìn)程 process(clk, rst) begin if rst 1 then current_state NORMAL_DISP; elsif rising_edge(clk) then current_state next_state; end if; end process; -- 下一狀態(tài)邏輯進(jìn)程 (組合邏輯) process(current_state, key_set_pressed, key_mode_pressed, key_up_pressed, key_down_pressed) begin next_state current_state; -- 默認(rèn)保持當(dāng)前狀態(tài) case current_state is when NORMAL_DISP if key_set_long then next_state SET_HOUR; elsif key_mode_pressed then next_state ALARM_SET_DISP; end if; when SET_HOUR if key_mode_pressed then next_state SET_MIN; elsif key_set_pressed then next_state NORMAL_DISP; end if; when SET_MIN if key_mode_pressed then next_state SET_SEC; elsif key_set_pressed then next_state NORMAL_DISP; end if; when SET_SEC if key_set_pressed then next_state NORMAL_DISP; end if; -- ... 其他狀態(tài)轉(zhuǎn)移 end case; end process; -- 輸出邏輯進(jìn)程 (根據(jù)當(dāng)前狀態(tài)產(chǎn)生控制信號(hào)) process(current_state) begin set_enable 0; -- 默認(rèn)不允許設(shè)置 alarm_set_enable 0; disp_sel 00; -- 默認(rèn)顯示正常時(shí)間 case current_state is when NORMAL_DISP disp_sel 00; when SET_HOUR set_enable 1; set_unit 10; -- 控制多路選擇器選擇“小時(shí)”位進(jìn)行設(shè)置 disp_sel 00; -- 設(shè)置時(shí)依然顯示時(shí)間但可能讓設(shè)置位閃爍 when ALARM_SET_DISP disp_sel 01; -- 顯示鬧鐘時(shí)間 -- ... end case; end process;關(guān)鍵點(diǎn)與避坑指南兩段式 vs 三段式狀態(tài)機(jī)上面示例是典型的三段式狀態(tài)寄存器、下一狀態(tài)邏輯、輸出邏輯。它的優(yōu)點(diǎn)是輸出可以寫成組合邏輯也可以寫成時(shí)序邏輯寄存器輸出清晰且易于綜合。對(duì)于初學(xué)者強(qiáng)烈建議使用三段式。狀態(tài)編碼VHDL綜合器會(huì)自動(dòng)分配二進(jìn)制狀態(tài)編碼如000,001但也可以手動(dòng)指定如獨(dú)熱碼ONE-HOT。對(duì)于小狀態(tài)機(jī)自動(dòng)編碼即可。狀態(tài)數(shù)量多時(shí)獨(dú)熱碼可能性能更好但占用更多觸發(fā)器。輸出毛刺如果輸出邏輯是純組合邏輯如上例當(dāng)輸入變化而狀態(tài)還未穩(wěn)定時(shí)輸出可能會(huì)有短暫的毛刺。如果這個(gè)輸出信號(hào)用于控制其他關(guān)鍵邏輯如復(fù)位、使能可能會(huì)引發(fā)問題。解決方法是將輸出也同步到時(shí)鐘沿即用時(shí)序邏輯產(chǎn)生輸出在兩段式狀態(tài)機(jī)中自然如此。按鍵檢測(cè)狀態(tài)機(jī)輸入的key_xxx_pressed應(yīng)該是消抖后檢測(cè)到的上升沿或下降沿信號(hào)而不是電平信號(hào)。否則按鍵按住不放會(huì)導(dǎo)致狀態(tài)連續(xù)跳變。3.4 計(jì)時(shí)與鬧鐘模塊數(shù)據(jù)存儲(chǔ)與比較計(jì)時(shí)模塊的核心是一個(gè)帶使能、復(fù)位和預(yù)置數(shù)的計(jì)數(shù)器鏈。它接收1秒使能脈沖sec_pulse當(dāng)sec_pulse1時(shí)秒計(jì)數(shù)器加1。同時(shí)它接收來自控制模塊的set_enable和set_unit信號(hào)在設(shè)置模式下對(duì)指定的單位進(jìn)行加/減。process(clk, rst) begin if rst 1 then sec_bcd (others 0); min_bcd (others 0); hour_bcd (others 0); elsif rising_edge(clk) then -- 設(shè)置模式優(yōu)先級(jí)高于正常計(jì)數(shù) if set_enable 1 then case set_unit is when 00 -- 設(shè)置秒 if key_up_pressed then ... -- BCD碼加1邏輯注意59-00 end if; when 01 -- 設(shè)置分 ... when 10 -- 設(shè)置時(shí) ... end case; elsif sec_pulse 1 then -- 正常計(jì)時(shí) if sec_bcd 59 then sec_bcd sec_bcd 1; else sec_bcd (others 0); -- 分鐘進(jìn)位邏輯... end if; end if; end if; end process;BCD碼的重要性注意我上面用了sec_bcd這樣的信號(hào)暗示其類型可能是unsigned(7 downto 0)高4位和低4位分別代表十位和個(gè)位。這是因?yàn)槲覀冏罱K要用數(shù)碼管顯示而數(shù)碼管驅(qū)動(dòng)需要的是十進(jìn)制數(shù)字0-9。直接使用二進(jìn)制計(jì)數(shù)如integer雖然運(yùn)算簡(jiǎn)單但在需要顯示時(shí)必須經(jīng)過一次二進(jìn)制到BCD的轉(zhuǎn)換這個(gè)轉(zhuǎn)換電路比較復(fù)雜。在時(shí)鐘這種直接面向顯示的系統(tǒng)中直接使用BCD碼計(jì)數(shù)是更高效、更直接的選擇。但BCD碼的加1和進(jìn)位邏輯需要自己編寫例如秒從“0101 1001”59加1后要變成“0000 0000”并向分鐘進(jìn)位。鬧鐘模塊則更簡(jiǎn)單它主要包含兩個(gè)寄存器alarm_hour和alarm_minute也是BCD格式以及一個(gè)比較器。alarm_trigger 1 when (hour_bcd alarm_hour) and (min_bcd alarm_minute) and (sec_bcd 0) else 0;當(dāng)當(dāng)前時(shí)間與鬧鐘時(shí)間匹配時(shí)alarm_trigger拉高一個(gè)時(shí)鐘周期或持續(xù)拉高直到用戶關(guān)閉鬧鐘。這個(gè)信號(hào)可以連接到頂層的LED或蜂鳴器驅(qū)動(dòng)邏輯。4. 顯示驅(qū)動(dòng)與系統(tǒng)集成4.1 數(shù)碼管動(dòng)態(tài)掃描驅(qū)動(dòng)如果使用4位或6位一體數(shù)碼管必須采用動(dòng)態(tài)掃描方式以節(jié)省IO口。原理是利用人眼視覺暫留快速輪流點(diǎn)亮每一位數(shù)碼管。-- 掃描計(jì)數(shù)器 process(clk) begin if rising_edge(clk) then if scan_counter SCAN_MAX then scan_counter 0; if digit_sel DIGIT_NUM-1 then digit_sel 0; else digit_sel digit_sel 1; end if; else scan_counter scan_counter 1; end if; end if; end process; -- 數(shù)據(jù)選擇與段碼輸出 process(digit_sel, disp_data_hour_high, disp_data_hour_low, disp_data_min_high, ...) begin case digit_sel is when 0 seg_data bcd_to_seg(disp_data_hour_high); -- 小時(shí)的十位 dig_en 0111; -- 點(diǎn)亮第1位數(shù)碼管假設(shè)共陰 when 1 seg_data bcd_to_seg(disp_data_hour_low); -- 小時(shí)的個(gè)位 dig_en 1011; when 2 seg_data bcd_to_seg(disp_data_min_high); -- 分鐘的十位 dig_en 1101; when 3 seg_data bcd_to_seg(disp_data_min_low); -- 分鐘的個(gè)位 dig_en 1110; when others null; end case; end process;關(guān)鍵參數(shù)掃描頻率。SCAN_MAX決定了每位點(diǎn)亮的時(shí)間。如果系統(tǒng)時(shí)鐘是50MHzSCAN_MAX設(shè)為50000那么掃描周期約為50000 * 4位 / 50e6 4ms刷新率約為250Hz。這個(gè)頻率遠(yuǎn)高于人眼識(shí)別范圍60Hz看起來就是同時(shí)亮起的。頻率不能太低否則會(huì)閃爍也不能太高否則每個(gè)LED點(diǎn)亮?xí)r間太短亮度會(huì)不足。4.2 頂層集成與引腳分配所有模塊在頂層文件中實(shí)例化并連接。entity top_clock is Port ( sys_clk : in STD_LOGIC; -- 系統(tǒng)時(shí)鐘引腳 rst_n : in STD_LOGIC; -- 復(fù)位按鍵低有效 key_set : in STD_LOGIC; -- 設(shè)置鍵 key_mode : in STD_LOGIC; -- 模式鍵 key_up : in STD_LOGIC; -- 加鍵 key_down : in STD_LOGIC; -- 減鍵 seg : out STD_LOGIC_VECTOR(7 downto 0); -- 段選 a~gdp dig : out STD_LOGIC_VECTOR(3 downto 0); -- 位選 alarm_led : out STD_LOGIC -- 鬧鐘提示LED ); end top_clock; architecture Structural of top_clock is -- 聲明所有內(nèi)部信號(hào) signal clk_1s_en : STD_LOGIC; signal key_set_db : STD_LOGIC; signal key_set_pulse: STD_LOGIC; signal current_state: STATE_TYPE; signal hour_bcd, min_bcd, sec_bcd : unsigned(7 downto 0); ... -- 更多信號(hào) begin -- 實(shí)例化模塊 u_freq_div: entity work.Freq_Divider port map(...); u_deb_set : entity work.Key_Debounce port map(clksys_clk, key_inkey_set, key_outkey_set_db); u_ctrl_fsm: entity work.Control_FSM port map(...); u_counter : entity work.Time_Counter port map(...); u_display : entity work.Display_Driver port map(...); ... end Structural;在FPGA開發(fā)工具如Vivado、Quartus中你需要為這些輸入輸出端口分配實(shí)際物理引腳。這一步必須參考開發(fā)板的原理圖。例如sys_clk連接到晶振引腳key_*連接到按鍵對(duì)應(yīng)的IOseg和dig連接到數(shù)碼管驅(qū)動(dòng)器芯片或直接連接GPIO。5. 仿真、調(diào)試與常見問題排查寫完了代碼絕不意味著成功。仿真和調(diào)試才是重頭戲。5.1 編寫測(cè)試平臺(tái)進(jìn)行仿真我強(qiáng)烈建議為每個(gè)關(guān)鍵模塊如Freq_Divider,Control_FSM,Time_Counter單獨(dú)編寫測(cè)試平臺(tái)Testbench在ModelSim或Vivado Simulator中驗(yàn)證其行為。-- 對(duì)Time_Counter的簡(jiǎn)單測(cè)試平臺(tái) library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity tb_time_counter is end tb_time_counter; architecture Behavioral of tb_time_counter is component Time_Counter is port(...); end component; signal clk, rst, sec_pulse : STD_LOGIC : 0; signal hour_bcd, min_bcd, sec_bcd : unsigned(7 downto 0); begin uut: Time_Counter port map(...); -- 生成50MHz時(shí)鐘 clk_process: process begin clk 0; wait for 10 ns; clk 1; wait for 10 ns; end process; -- 生成1秒脈沖仿真中我們可以加速 pulse_process: process begin sec_pulse 0; wait for 999 ms; sec_pulse 1; wait for 1 ms; -- 模擬一個(gè)短脈沖 end process; -- 測(cè)試流程 stim_proc: process begin rst 1; wait for 100 ns; rst 0; wait for 10 sec; -- 觀察10秒內(nèi)計(jì)數(shù)是否正確 -- 然后可以模擬設(shè)置模式... wait; end process; end Behavioral;通過仿真你可以清晰地看到計(jì)數(shù)器是否在sec_pulse有效時(shí)加1進(jìn)位邏輯是否正確設(shè)置功能是否正常。仿真能幫你發(fā)現(xiàn)90%以上的邏輯設(shè)計(jì)錯(cuò)誤務(wù)必重視。5.2 上板調(diào)試與問題實(shí)錄即使仿真通過了上板后也可能遇到各種問題。以下是我遇到過的典型問題及解決方法現(xiàn)象可能原因排查思路與解決方法數(shù)碼管完全不亮1. 引腳分配錯(cuò)誤。2. 數(shù)碼管共陰/共陽(yáng)接法錯(cuò)誤。3. 掃描驅(qū)動(dòng)模塊未工作或時(shí)鐘未連接。1. 檢查約束文件.xdc或.qsf確認(rèn)seg/dig引腳與原理圖一致。2. 用萬(wàn)用表測(cè)量數(shù)碼管類型修改代碼中位選(dig)和段選(seg)的極性取反。3. 在代碼中暫時(shí)將dig固定為“1110”seg固定為顯示“8”的編碼看是否有一位數(shù)碼管亮起。數(shù)碼管顯示亂碼或部分段不亮1. 段碼表bcd_to_seg錯(cuò)誤。2. 動(dòng)態(tài)掃描頻率不合適。3. BCD碼數(shù)據(jù)錯(cuò)誤。1. 核對(duì)段碼表確認(rèn)0-9對(duì)應(yīng)的段碼a~g順序與硬件連接匹配。2. 調(diào)整掃描計(jì)數(shù)器的SCAN_MAX值嘗試更快或更慢的頻率。3. 使用SignalTap或ChipScope等嵌入式邏輯分析儀抓取送給顯示模塊的BCD數(shù)據(jù)看是否正確。時(shí)間走時(shí)不準(zhǔn)過快或過慢1. 1秒基準(zhǔn)脈沖生成錯(cuò)誤。2. 計(jì)數(shù)器進(jìn)位邏輯錯(cuò)誤。1. 檢查Freq_Divider模塊的CLK_FREQ常數(shù)是否與開發(fā)板實(shí)際晶振頻率一致。用邏輯分析儀測(cè)量clk_1hz或pulse_1s的實(shí)際周期。2. 仿真時(shí)重點(diǎn)觀察秒從59到00時(shí)分是否加1分從59到00時(shí)時(shí)是否加1。按鍵無反應(yīng)或反應(yīng)異常1. 按鍵消抖模塊未生效。2. 按鍵電平極性弄反。3. 狀態(tài)機(jī)對(duì)按鍵邊沿檢測(cè)邏輯錯(cuò)誤。1. 增加消抖時(shí)間常數(shù)DEBOUNCE_TIME。2. 確認(rèn)硬件是按下為低電平還是高電平調(diào)整代碼中的判斷邏輯if key_in 0 then。3. 確保送給狀態(tài)機(jī)的是邊沿脈沖而不是電平?？梢栽谙赌K后增加一個(gè)邊沿檢測(cè)電路。設(shè)置時(shí)間時(shí)數(shù)字跳動(dòng)過快在設(shè)置模式下檢測(cè)的是按鍵電平且沒有做“長(zhǎng)按加速”或“按鍵間隔”處理。在設(shè)置邏輯中不要直接用key_up_pressed電平去持續(xù)加1。應(yīng)該檢測(cè)其上升沿每按一次加1?；蛘邔?shí)現(xiàn)“按下第一下后延時(shí)一段時(shí)間再開始連續(xù)加速”的功能。鬧鐘不響1. 鬧鐘時(shí)間寄存器未正確寫入。2. 比較邏輯條件過于嚴(yán)格如要求秒也完全匹配。3. 報(bào)警信號(hào)alarm_trigger未正確傳遞到輸出引腳。1. 檢查設(shè)置鬧鐘的狀態(tài)機(jī)邏輯和寄存器寫入邏輯。2. 通常鬧鐘比較只到時(shí)和分秒可以忽略或設(shè)為0。調(diào)整比較語(yǔ)句。3. 使用邏輯分析儀從源頭鬧鐘模塊到終點(diǎn)頂層輸出追蹤alarm_trigger信號(hào)。一個(gè)寶貴的調(diào)試工具嵌入式邏輯分析儀。無論是Altera的SignalTap II還是Xilinx的ChipScope現(xiàn)集成在Vivado的ILA中它們都允許你在FPGA運(yùn)行時(shí)實(shí)時(shí)捕獲內(nèi)部信號(hào)的波形。當(dāng)代碼行為與預(yù)期不符時(shí)這是最直接的排查手段。你可以在代碼中插入調(diào)試信號(hào)連接到ILA核然后設(shè)置觸發(fā)條件觀察狀態(tài)機(jī)狀態(tài)、計(jì)數(shù)器值、按鍵信號(hào)等關(guān)鍵節(jié)點(diǎn)的變化。6. 功能擴(kuò)展與優(yōu)化思路一個(gè)基本的時(shí)鐘實(shí)現(xiàn)后你可以考慮以下擴(kuò)展讓項(xiàng)目更具挑戰(zhàn)性和實(shí)用性增加秒表/倒計(jì)時(shí)功能這需要新增一個(gè)工作模式以及對(duì)應(yīng)的控制狀態(tài)和計(jì)數(shù)器。秒表需要毫秒級(jí)精度可能需要用到更高頻率的計(jì)時(shí)基準(zhǔn)。使用LCD液晶屏顯示相比數(shù)碼管LCD可以顯示更多字符如“年-月-日”、“Alarm: 08:30”。你需要學(xué)習(xí)LCD如1602的并行或I2C驅(qū)動(dòng)時(shí)序并編寫對(duì)應(yīng)的驅(qū)動(dòng)模塊。增加溫濕度顯示集成DHT11或DS18B20傳感器讀取環(huán)境數(shù)據(jù)并顯示。這涉及到單總線或I2C/SPI協(xié)議的實(shí)現(xiàn)。實(shí)現(xiàn)自動(dòng)校時(shí)通過藍(lán)牙或Wi-Fi模塊如ESP8266從網(wǎng)絡(luò)獲取標(biāo)準(zhǔn)時(shí)間。這需要為FPGA設(shè)計(jì)一個(gè)UART通信模塊來與無線模塊交互并解析時(shí)間數(shù)據(jù)包。低功耗設(shè)計(jì)如果使用電池供電可以考慮在不需要操作時(shí)降低掃描頻率或關(guān)閉部分模塊的時(shí)鐘時(shí)鐘門控。這些擴(kuò)展每一項(xiàng)都是一個(gè)獨(dú)立的學(xué)習(xí)課題將它們有機(jī)整合到一個(gè)系統(tǒng)中才能真正鍛煉你的系統(tǒng)級(jí)設(shè)計(jì)能力?；剡^頭看這個(gè)“VHDL實(shí)現(xiàn)多功能時(shí)鐘”項(xiàng)目其價(jià)值遠(yuǎn)不止于最終那個(gè)能顯示時(shí)間的小設(shè)備。它強(qiáng)迫你系統(tǒng)地實(shí)踐了從需求分析、架構(gòu)設(shè)計(jì)、模塊編碼、功能仿真到硬件調(diào)試的完整數(shù)字系統(tǒng)開發(fā)流程。你遇到的每一個(gè)問題——時(shí)序約束、亞穩(wěn)態(tài)、按鍵抖動(dòng)、顯示驅(qū)動(dòng)——都是未來工作中可能遇到的真實(shí)問題的縮影。我建議你在實(shí)現(xiàn)基本功能后不要止步嘗試去擴(kuò)展它或者用不同的架構(gòu)比如用一個(gè)更大的狀態(tài)機(jī)整合所有功能重新實(shí)現(xiàn)一遍。比較不同方案的資源占用和代碼可維護(hù)性這種思考和實(shí)踐才是從學(xué)生項(xiàng)目走向工程實(shí)踐的關(guān)鍵一步。