放性能基石：從電流鏡到帶隙基準(zhǔn)的偏置電路設(shè)計(jì))
1. 項(xiàng)目概述為什么電流源是運(yùn)放的“心臟”提起集成運(yùn)算放大器大家第一時(shí)間想到的可能是“虛短”、“虛斷”是各種眼花繚亂的反饋網(wǎng)絡(luò)是增益、帶寬這些性能指標(biāo)。但如果你問(wèn)我一個(gè)運(yùn)放性能的基石是什么我會(huì)毫不猶豫地告訴你是它的內(nèi)部電流源電路。這就像一棟摩天大樓外觀再宏偉功能再齊全如果地基不穩(wěn)一切都是空談。電流源就是運(yùn)放這片“集成電路大廈”里最深、最穩(wěn)的那層地基。你可能覺(jué)得電流源聽(tīng)起來(lái)很基礎(chǔ)不就是提供一個(gè)恒定電流嘛但在模擬集成電路的世界里一個(gè)高性能、高穩(wěn)定性的電流源其設(shè)計(jì)難度和精妙程度絲毫不亞于運(yùn)放本身。它直接決定了運(yùn)放的偏置點(diǎn)是否穩(wěn)定、溫漂是否可控、電源抑制能力是否強(qiáng)大進(jìn)而影響到整個(gè)放大器的失調(diào)電壓、共模抑制比、帶寬乃至噪聲性能。可以說(shuō)你手里任何一個(gè)精密運(yùn)放的數(shù)據(jù)手冊(cè)上那些令人贊嘆的性能參數(shù)背后都站著一群默默無(wú)聞卻極其出色的電流源電路。這次我們就拋開(kāi)運(yùn)放外部那些復(fù)雜的應(yīng)用電路潛入芯片內(nèi)部把鏡頭對(duì)準(zhǔn)這些“幕后英雄”。我會(huì)帶你拆解幾種最經(jīng)典、最核心的集成運(yùn)放內(nèi)部電流源電路從最基本的鏡像電流源開(kāi)始到能克服早期電壓影響的威爾遜電流源、共源共柵電流源再到提供精密偏置的帶隙基準(zhǔn)電壓源衍生出的電流源。我們不光看它們?cè)趺唇痈钔谒鼈優(yōu)槭裁催@么接每種結(jié)構(gòu)在追求“恒流”這個(gè)目標(biāo)時(shí)做出了哪些權(quán)衡又解決了哪些實(shí)際工程中的痛點(diǎn)。無(wú)論你是正在學(xué)習(xí)模擬電路的學(xué)生還是工作中需要選型或調(diào)試精密電路的工程師理解這些內(nèi)容都能讓你從“會(huì)用運(yùn)放”進(jìn)階到“懂運(yùn)放”在面對(duì)電路異常時(shí)能多一個(gè)維度的排查思路。2. 核心思路從“理想”到“現(xiàn)實(shí)”的恒流之路設(shè)計(jì)一個(gè)集成運(yùn)放內(nèi)部的電流源核心目標(biāo)非常明確用一個(gè)對(duì)溫度和電源電壓變化不敏感的參考量去產(chǎn)生一個(gè)或多個(gè)同樣穩(wěn)定的偏置電流。這個(gè)目標(biāo)聽(tīng)起來(lái)簡(jiǎn)單但在硅片上實(shí)現(xiàn)時(shí)卻要直面晶體管的非線性、工藝偏差、溫度系數(shù)以及有限的輸出電阻等一系列現(xiàn)實(shí)挑戰(zhàn)。整個(gè)電流源電路的設(shè)計(jì)演進(jìn)史就是一部與這些非理想因素不斷斗爭(zhēng)、尋求更優(yōu)解的歷史。2.1 設(shè)計(jì)目標(biāo)的層層遞進(jìn)首先我們必須明確對(duì)一個(gè)優(yōu)秀內(nèi)部電流源的核心訴求這決定了我們的設(shè)計(jì)方向高精度與匹配性產(chǎn)生的電流值必須盡可能準(zhǔn)確并且多個(gè)鏡像輸出的電流之間要高度匹配。這是實(shí)現(xiàn)運(yùn)放內(nèi)部對(duì)稱(chēng)電路如差分輸入對(duì)平衡的基礎(chǔ)。高輸出電阻理想的電流源內(nèi)阻無(wú)窮大這樣當(dāng)負(fù)載電壓變化時(shí)輸出電流才能保持恒定。在實(shí)際MOSFET或BJT中有限的輸出電阻ro會(huì)導(dǎo)致電流隨負(fù)載電壓變化這是我們首要改善的對(duì)象。低溫度系數(shù)電流值不能隨著芯片結(jié)溫的變化而劇烈漂移。一個(gè)溫漂大的偏置電流會(huì)直接導(dǎo)致運(yùn)放的失調(diào)電壓、偏置電流等參數(shù)隨溫度變化這在精密應(yīng)用中是不可接受的。高電源抑制比PSRR電源電壓上的噪聲或紋波不應(yīng)該耦合到偏置電流中。高的PSRR能確保運(yùn)放在嘈雜的供電環(huán)境下依然保持穩(wěn)定性能。盡可能小的電壓裕度在低電壓供電的現(xiàn)代運(yùn)放中電流源兩端需要消耗的電壓即最小工作電壓必須盡可能小這樣才能為信號(hào)擺幅留出更多空間。這些目標(biāo)往往是相互制約的。例如為了提高輸出電阻我們可能需要堆疊更多晶體管這就會(huì)增加電壓裕度消耗。因此所有經(jīng)典電流源結(jié)構(gòu)都是在這種多目標(biāo)優(yōu)化中尋找最佳平衡點(diǎn)。2.2 基礎(chǔ)構(gòu)建模塊PN結(jié)與電流公式無(wú)論是BJT還是MOSFET工藝電流源的核心都建立在晶體管的基本電流方程之上。對(duì)于BJT我們熟知的是PN結(jié)電壓與電流的指數(shù)關(guān)系肖克利方程Ic Is * exp(Vbe / Vt)。其中Vt是熱電壓約26mV 300KIs是飽和電流。這個(gè)公式告訴我們要想獲得穩(wěn)定的電流要么精確控制Vbe但這很難因?yàn)閂be本身有約-2mV/°C的溫漂要么利用兩個(gè)匹配晶體管Vbe的差值來(lái)設(shè)定電流這就是電流鏡的基本思想。對(duì)于MOSFET工作在飽和區(qū)時(shí)電流公式為Id 0.5 * μnCox * (W/L) * (Vgs - Vth)^2。這里電流由器件的寬長(zhǎng)比W/L和過(guò)驅(qū)動(dòng)電壓Vgs-Vth共同決定。MOSFET電流鏡利用的是相同的Vgs下電流與寬長(zhǎng)比成正比這一原理。MOSFET沒(méi)有BJT那樣的基極電流誤差但其Vth的匹配性和溫度系數(shù)、遷移率μ的溫度系數(shù)約-1.5次方關(guān)系成為了新的挑戰(zhàn)?；谶@些物理基礎(chǔ)工程師們發(fā)展出了一系列電路拓?fù)鋸暮?jiǎn)單到復(fù)雜性能不斷提升。我們的拆解也將沿著這條性能提升的路徑展開(kāi)。3. 經(jīng)典電流源電路深度拆解接下來(lái)我們進(jìn)入實(shí)戰(zhàn)環(huán)節(jié)逐一剖析集成運(yùn)放中最常見(jiàn)的幾種電流源電路。我會(huì)用“原理-實(shí)現(xiàn)-優(yōu)缺點(diǎn)-應(yīng)用場(chǎng)景”的四步法讓你徹底吃透每一種結(jié)構(gòu)。3.1 基礎(chǔ)鏡像電流源一切的起點(diǎn)這是最簡(jiǎn)單、最常用的電流源也是所有復(fù)雜結(jié)構(gòu)的基礎(chǔ)。電路結(jié)構(gòu)與原理它通常由兩個(gè)匹配的晶體管Q1和Q2或M1和M2構(gòu)成。Q1的集電極-基極短接使其工作在二極管連接模式作為一個(gè)電壓參考。一個(gè)來(lái)自更高層級(jí)基準(zhǔn)如帶隙基準(zhǔn)的參考電流Iref流入Q1產(chǎn)生一個(gè)確定的Vbe電壓。由于Q2的基極與Q1的基極相連對(duì)于MOSFET則是柵極相連因此Q2的Vbe與Q1相同忽略連線電阻。如果Q1和Q2完全匹配且處于相同溫度下那么Q2的集電極電流Ic2將嚴(yán)格鏡像Iref。對(duì)于BJT鏡像比例由發(fā)射區(qū)面積比決定對(duì)于MOSFET則由寬長(zhǎng)比W/L決定。實(shí)操要點(diǎn)與計(jì)算假設(shè)我們使用BJT且Q1和Q2完全相同。理論上Io Iref。但實(shí)際上BJT的有限電流增益β會(huì)引入誤差。Q1的基極電流為Iref/βQ2的基極電流為Io/β。這兩個(gè)基極電流都從Iref中抽取因此實(shí)際流入Q1的電流小于Iref?？梢酝茖?dǎo)出Io Iref * [β / (β2)]。當(dāng)β較大時(shí)如100誤差約為2%。這是基礎(chǔ)鏡像源的主要誤差之一。在版圖設(shè)計(jì)時(shí)必須將Q1和Q2緊密放置采用共質(zhì)心common-centroid等匹配布局技術(shù)以最小化工藝梯度帶來(lái)的失配。同時(shí)要確保兩個(gè)晶體管的熱耦合良好使它們溫度一致。優(yōu)缺點(diǎn)與應(yīng)用場(chǎng)景優(yōu)點(diǎn)結(jié)構(gòu)極其簡(jiǎn)單占用芯片面積小速度快。缺點(diǎn)輸出電阻低約等于單個(gè)晶體管的ro恒流特性差。BJT版本有β誤差MOSFET版本則對(duì)Vth失配敏感ΔId/Id ∝ ΔVth/(Vgs-Vth)。鏡像精度受限于晶體管匹配度。場(chǎng)景常用于對(duì)精度和輸出電阻要求不高的內(nèi)部偏置或?yàn)楦艿碾娏髟刺峁┏跏计?。在運(yùn)放中可能用于偏置一些非關(guān)鍵路徑的電路。3.2 威爾遜電流源提升輸出電阻的經(jīng)典方案為了克服基礎(chǔ)鏡像源輸出電阻低的缺點(diǎn)威爾遜電流源應(yīng)運(yùn)而生。它通過(guò)引入負(fù)反饋顯著提高了輸出電阻。電路結(jié)構(gòu)與工作原理以BJT版本為例它在基礎(chǔ)鏡像Q1, Q2的基礎(chǔ)上增加了第三個(gè)晶體管Q3。Q3的集電極作為輸出端Io其基極連接到Q2的集電極發(fā)射極則連接到Q1的集電極。這個(gè)連接構(gòu)成了一個(gè)負(fù)反饋環(huán)路。工作原理可以這樣定性理解假設(shè)由于負(fù)載電壓VL升高導(dǎo)致Io有增大的趨勢(shì)。Io增大 → Q3的Ic3增大 → Q3的基極電流Ib3增大因?yàn)镮b3 Ic3/β→ 這個(gè)增大的Ib3是從Q2的集電極抽取的 → 導(dǎo)致Q2的集電極電流Ic2被分流從而有減小的趨勢(shì) → Q2的集電極電壓即Q3的基極電壓下降 → 這又抑制了Q3的電流Io增大。這個(gè)負(fù)反饋過(guò)程強(qiáng)制Io保持穩(wěn)定表現(xiàn)為從輸出端看進(jìn)去的電阻非常大。定量分析與性能飛躍小信號(hào)分析可以證明威爾遜電流源的輸出電阻約為Ro ≈ β * ro3 / 2比單個(gè)晶體管的ro提高了大約β/2倍這是一個(gè)質(zhì)的飛躍。同時(shí)它的鏡像精度也得到了改善。經(jīng)過(guò)推導(dǎo)其輸出電流與參考電流的關(guān)系為Io Iref * [1 - 2/(β^2 2β 2)]其誤差項(xiàng)與β的平方成反比比基礎(chǔ)鏡像源的2/β誤差小得多。注意事項(xiàng)與設(shè)計(jì)陷阱電壓裕度威爾遜結(jié)構(gòu)堆疊了三個(gè)Vce其最小工作電壓輸出端到地至少需要2*Vce_sat Vbe比基礎(chǔ)鏡像源多出一個(gè)Vce_sat。這在低電壓設(shè)計(jì)中是一個(gè)重要限制。頻率響應(yīng)內(nèi)部的負(fù)反饋環(huán)路可能引入額外的極點(diǎn)影響高頻特性。在需要寬帶寬的運(yùn)放中需仔細(xì)評(píng)估其穩(wěn)定性。啟動(dòng)問(wèn)題在某些狀態(tài)下電路可能陷入零電流的“簡(jiǎn)并”工作點(diǎn)。在實(shí)際芯片中通常需要設(shè)計(jì)簡(jiǎn)單的啟動(dòng)電路start-up circuit用一個(gè)很小的電流“踢”一下確保其進(jìn)入正常的工作狀態(tài)。威爾遜電流源是模擬電路教材中的明星它完美展示了用巧妙的反饋提升性能的思想。在運(yùn)放中它常被用于需要高阻抗負(fù)載的增益級(jí)如共射/共源放大器的有源負(fù)載。3.3 共源共柵電流源應(yīng)對(duì)高電壓擺幅的利器當(dāng)運(yùn)放輸出級(jí)需要大的電壓擺幅時(shí)對(duì)電流源的要求就變成了在輸出端電壓大范圍變化時(shí)電流必須保持恒定。這就要求電流源不僅有高輸出電阻還要能承受輸出端電壓的大幅度變化而不脫離飽和區(qū)或放大區(qū)。共源共柵Cascode結(jié)構(gòu)正是為此而生。核心思想屏蔽效應(yīng)共源共柵電流源的核心是在輸出晶體管M2和輸出端之間插入一個(gè)共柵晶體管Mc。輸出晶體管M2負(fù)責(zé)設(shè)定電流值而共柵晶體管Mc則作為一個(gè)“屏蔽器”或“緩沖器”。它的妙處在于輸出端電壓VL的變化主要作用在共柵管Mc的漏源兩端。由于Mc的源極電壓即M2的漏極電壓被M2的柵源電壓Vgs2基本固定住了因此VL的變化很難影響到M2的漏極電壓Vd2。這樣M2就工作在一個(gè)幾乎不變的漏極電壓下其溝道長(zhǎng)度調(diào)制效應(yīng)被極大抑制輸出電流自然就非常穩(wěn)定。輸出電阻的極大提升小信號(hào)分析會(huì)給出一個(gè)更振奮人心的結(jié)果共源共柵電流源的輸出電阻高達(dá)Ro ≈ gm2 * ro2 * ro1假設(shè)M1和M2匹配。這里gm是跨導(dǎo)。這個(gè)值比單個(gè)ro提高了gmro倍而gmro即本征增益對(duì)于MOSFET通常有幾十到上百因此輸出電阻可以得到數(shù)量級(jí)的提升。折疊式共源共柵與低壓設(shè)計(jì)經(jīng)典共源共柵需要消耗至少兩個(gè)過(guò)驅(qū)動(dòng)電壓Vod的電壓裕度在低電壓下難以施展。于是折疊式共源共柵Folded Cascode登場(chǎng)了。它把共柵管Mc的電流路徑“折疊”到與輸入管不同的支路上允許輸入管和共柵管使用不同類(lèi)型的晶體管如一個(gè)用NMOS一個(gè)用PMOS并且可以獨(dú)立設(shè)置其偏置電壓從而在保持高輸出電阻的同時(shí)顯著降低所需的最小電壓裕度。折疊式共源共柵結(jié)構(gòu)是現(xiàn)代低壓、高速運(yùn)放如折疊式共源共柵運(yùn)算放大器的核心增益級(jí)。設(shè)計(jì)中的權(quán)衡使用共源共柵結(jié)構(gòu)你是在用電壓裕度和電路復(fù)雜性來(lái)?yè)Q取極高的輸出電阻和優(yōu)異的電源抑制比。在設(shè)計(jì)時(shí)必須精心選擇共柵管的偏置電壓Vb。Vb不能太高否則留給輸出信號(hào)擺幅的空間電壓余量不夠Vb也不能太低否則共柵管Mc可能進(jìn)入線性區(qū)失去屏蔽作用。通常Vb需要通過(guò)一個(gè)偏置電路來(lái)精確生成確保在所有工藝角和溫度下Mc都穩(wěn)定工作在飽和區(qū)。3.4 帶隙基準(zhǔn)電流源追求終極穩(wěn)定性以上討論的電流源都假設(shè)有一個(gè)理想的參考電流Iref。但這個(gè)Iref從何而來(lái)它本身必須足夠穩(wěn)定。在集成運(yùn)放中這個(gè)終極的參考通常來(lái)自于帶隙基準(zhǔn)電壓源Bandgap Reference。帶隙基準(zhǔn)原理簡(jiǎn)述帶隙基準(zhǔn)的核心思想是利用一個(gè)具有負(fù)溫度系數(shù)的電壓如BJT的Vbe約-2mV/°C和一個(gè)具有正溫度系數(shù)的電壓如熱電壓Vt的倍數(shù)約0.085mV/°C進(jìn)行加權(quán)求和從而在理論上得到一個(gè)零溫度系數(shù)的基準(zhǔn)電壓約1.22V硅的帶隙電壓。一個(gè)經(jīng)典的Brokaw帶隙基準(zhǔn)核心電路會(huì)產(chǎn)生一個(gè)與絕對(duì)溫度成正比PTAT的電流Iptat ΔVbe / R其中ΔVbe是兩個(gè)工作在不同電流密度下的BJT的基極-發(fā)射極電壓差。這個(gè)電流具有良好的正溫度系數(shù)。然后再通過(guò)一個(gè)電阻將這個(gè)PTAT電流與一個(gè)Vbe相關(guān)的電流相加最終在輸出端產(chǎn)生零溫度系數(shù)的電壓。從基準(zhǔn)電壓到基準(zhǔn)電流得到了穩(wěn)定的基準(zhǔn)電壓Vbg如1.22V后產(chǎn)生基準(zhǔn)電流就很簡(jiǎn)單了Iref Vbg / R。只要這個(gè)電阻R本身溫度系數(shù)足夠低在集成電路中可以使用高阻值多晶硅電阻或擴(kuò)散電阻并通過(guò)設(shè)計(jì)使其具有一階溫度補(bǔ)償那么Iref就是一個(gè)高穩(wěn)定性的基準(zhǔn)電流。在運(yùn)放中的實(shí)際應(yīng)用在運(yùn)放芯片內(nèi)部你通?？床坏揭粋€(gè)獨(dú)立的“帶隙基準(zhǔn)電流源”模塊。實(shí)際情況是芯片上電后啟動(dòng)電路使能帶隙基準(zhǔn)電壓核心產(chǎn)生穩(wěn)定的Vbg。然后通過(guò)一個(gè)或多個(gè)高精度電阻可能是片外可調(diào)也可能是內(nèi)部激光修調(diào)將Vbg轉(zhuǎn)換為一個(gè)主參考電流Iref_master。這個(gè)Iref_master再通過(guò)我們前面講的各種電流鏡基礎(chǔ)鏡、威爾遜鏡、共源共柵鏡等被鏡像和分配到運(yùn)放的各個(gè)子模塊輸入差分對(duì)的尾電流源、中間增益級(jí)的有源負(fù)載、輸出級(jí)的靜態(tài)偏置等等。因此帶隙基準(zhǔn)是運(yùn)放偏置系統(tǒng)的“源頭活水”。它的性能直接決定了整個(gè)運(yùn)放的溫漂、長(zhǎng)期穩(wěn)定性等核心指標(biāo)。高級(jí)別的精密運(yùn)放會(huì)在帶隙基準(zhǔn)的設(shè)計(jì)上投入巨大精力采用曲率補(bǔ)償、高階溫度補(bǔ)償?shù)燃夹g(shù)使其在寬溫范圍內(nèi)都保持極高的穩(wěn)定性。4. 在運(yùn)放架構(gòu)中的具體應(yīng)用與協(xié)同設(shè)計(jì)理解了單個(gè)電流源模塊后我們將其放回完整的運(yùn)放中看看它們是如何協(xié)同工作的。以一個(gè)經(jīng)典的兩級(jí)CMOS運(yùn)算放大器為例。4.1 偏置網(wǎng)絡(luò)的生成與分配整個(gè)運(yùn)放的偏置通常始于一個(gè)主偏置電路。這個(gè)電路的核心就是一個(gè)帶隙基準(zhǔn)產(chǎn)生的PTAT電流源。為什么用PTAT電流因?yàn)镸OSFET的跨導(dǎo)gm與電流的平方根成正比gm ∝ sqrt(Id)而遷移率μ具有負(fù)溫度系數(shù)。如果讓偏置電流隨溫度升高而增大PTAT特性可以在一定程度上補(bǔ)償遷移率下降帶來(lái)的gm變化從而使運(yùn)放的增益帶寬積GBW等關(guān)鍵參數(shù)在溫度變化時(shí)更穩(wěn)定。這個(gè)主PTAT電流Iptat產(chǎn)生后會(huì)通過(guò)一個(gè)寬擺幅電流鏡一種改進(jìn)的共源共柵結(jié)構(gòu)能在低壓下實(shí)現(xiàn)高輸出電阻進(jìn)行復(fù)制和縮放生成多個(gè)不同大小的偏置電流Ibias1, Ibias2, Ibias3...4.2 各級(jí)電路中的電流源角色輸入差分對(duì)第一級(jí)尾電流源為整個(gè)差分對(duì)提供靜態(tài)工作電流。這個(gè)電流源需要極高的輸出電阻和PSRR。為什么因?yàn)樗妮敵鲭娮柚苯拥刃椴罘謱?duì)的尾電阻如果輸出電阻不夠高會(huì)嚴(yán)重降低差分對(duì)的共模抑制比CMRR。同時(shí)電源噪聲會(huì)通過(guò)這個(gè)電流源耦合到差分對(duì)上影響PSRR。因此這里幾乎無(wú)一例外會(huì)使用共源共柵電流源。有源負(fù)載差分對(duì)的負(fù)載通常也是一對(duì)電流鏡如PMOS電流鏡它將差分電流轉(zhuǎn)換為單端電壓輸出。這個(gè)電流鏡的匹配精度直接決定了輸入級(jí)的失調(diào)電壓。因此版圖上的精密匹配至關(guān)重要。共源放大級(jí)第二級(jí)有源負(fù)載同樣是一個(gè)高輸出電阻的電流源如共源共柵結(jié)構(gòu)作為第二增益管的有源負(fù)載其高輸出電阻確保了第二級(jí)能獲得高的電壓增益。偏置電流第二級(jí)放大管的偏置電流通常由獨(dú)立的偏置線提供其大小決定了第二級(jí)的功耗、壓擺率Slew Rate和帶寬。輸出級(jí)如推挽Class AB靜態(tài)偏置電流源用于設(shè)置輸出級(jí)上下功率管PMOS和NMOS的靜態(tài)工作點(diǎn)使其工作在AB類(lèi)消除交越失真。這個(gè)偏置電路本身往往就是一個(gè)精巧的“Vbe乘法器”或“Vgs乘法器”電路它產(chǎn)生一個(gè)與晶體管閾值電壓相關(guān)的偏置電壓其溫度系數(shù)需要與功率管匹配以確保靜態(tài)電流在不同溫度下穩(wěn)定。4.3 性能參數(shù)的關(guān)聯(lián)分析通過(guò)上述分析我們可以清晰地看到電流源如何直接影響運(yùn)放的宏觀參數(shù)失調(diào)電壓Vos主要取決于輸入差分對(duì)有源負(fù)載電流鏡的匹配度以及尾電流源的對(duì)稱(chēng)性。共模抑制比CMRR主要取決于尾電流源的輸出電阻。電阻越高CMRR越高。電源抑制比PSRR與各級(jí)電流源的PSRR密切相關(guān)尤其是輸入級(jí)尾電流源和基準(zhǔn)電流源本身的PSRR。增益與各增益級(jí)有源負(fù)載電流源的輸出電阻成正比。帶寬與壓擺率與各級(jí)的偏置電流大小直接相關(guān)。電流越大帶寬通常越寬壓擺率越高但功耗也越大。溫度穩(wěn)定性幾乎完全依賴于帶隙基準(zhǔn)電流源的溫度特性。5. 設(shè)計(jì)考量、版圖實(shí)現(xiàn)與故障排查5.1 設(shè)計(jì)階段的權(quán)衡決策當(dāng)你為運(yùn)放設(shè)計(jì)偏置電流源時(shí)會(huì)面臨一系列選擇題BJT vs. MOSFETBJT匹配精度高ΔVbe小跨導(dǎo)gm大增益高1/f噪聲低。但需要基極電流不適合超低功耗設(shè)計(jì)且標(biāo)準(zhǔn)CMOS工藝中性能優(yōu)異的縱向PNP管可能不提供。MOSFET無(wú)柵極電流適合低功耗、高集成度設(shè)計(jì)。但匹配性相對(duì)較差ΔVth較大1/f噪聲高本征增益gm*ro通常低于BJT。選擇在高速、高精度領(lǐng)域BiCMOS工藝結(jié)合BJT和CMOS是理想選擇用BJT做輸入級(jí)和基準(zhǔn)用CMOS做數(shù)字邏輯和開(kāi)關(guān)。在純CMOS工藝中則需通過(guò)增大面積、使用共源共柵等技術(shù)來(lái)彌補(bǔ)MOSFET的不足。簡(jiǎn)單鏡像 vs. 高精度結(jié)構(gòu)對(duì)于非關(guān)鍵路徑的偏置如內(nèi)部邏輯電路的偏置使用簡(jiǎn)單鏡像以節(jié)省面積和功耗。對(duì)于關(guān)鍵路徑輸入級(jí)尾電流、有源負(fù)載必須使用威爾遜或共源共柵等高性能結(jié)構(gòu)。電壓裕度 vs. 性能在低電壓如1.8V, 1.2V甚至更低運(yùn)放中電壓裕度極其寶貴。此時(shí)折疊式共源共柵、寬擺幅電流鏡、亞閾值偏置等技術(shù)成為必選項(xiàng)?？赡苄枰獱奚欢ǖ妮敵鲭娮杌蛟鲆鎭?lái)?yè)Q取工作電壓的降低。5.2 版圖實(shí)現(xiàn)的魔鬼細(xì)節(jié)“電路是設(shè)計(jì)出來(lái)的性能是版圖畫(huà)出來(lái)的。”這句話在模擬IC領(lǐng)域尤其正確。電流源的版圖直接決定其匹配性和溫度一致性。匹配性布局共質(zhì)心結(jié)構(gòu)對(duì)于需要精密匹配的電流鏡對(duì)如輸入級(jí)負(fù)載必須采用共質(zhì)心布局。將兩個(gè)或多個(gè)器件交叉排列使它們感受到的工藝梯度如氧化層厚度、離子注入濃度在空間上平均化。相同取向所有匹配的晶體管必須保持完全相同的版圖朝向以消除各向異性工藝效應(yīng)。增加面積在面積允許的情況下增大匹配晶體管的面積可以絕對(duì)減小Vth或Vbe的隨機(jī)失配失配與面積的平方根成反比。添加虛擬器件在匹配陣列周?chē)胖貌煌姷摹疤摂M”晶體管確保邊緣器件和中心器件所處的刻蝕、光刻環(huán)境一致。熱布局考慮將匹配的電流鏡晶體管緊密放置在一起最好被同一等溫線穿過(guò)。避免將電流源晶體管放置在功率輸出管或其它大功耗器件附近防止局部熱梯度引起失配。對(duì)于帶隙基準(zhǔn)核心中的PNP對(duì)管熱對(duì)稱(chēng)性布局更是重中之重。布線對(duì)稱(chēng)性連接到匹配晶體管柵極/基極、源極/發(fā)射極的金屬線應(yīng)盡可能做到長(zhǎng)度、寬度、走向?qū)ΨQ(chēng)以減小寄生電阻的失配。對(duì)于關(guān)鍵信號(hào)線如帶隙基準(zhǔn)的敏感節(jié)點(diǎn)采用屏蔽層接地或接電源的金屬層包裹防止噪聲耦合。5.3 常見(jiàn)問(wèn)題與調(diào)試思路即使設(shè)計(jì)再完美流片后也可能遇到問(wèn)題。如何從電流源的角度排查運(yùn)放故障問(wèn)題運(yùn)放失調(diào)電壓過(guò)大。排查思路首先懷疑輸入級(jí)。測(cè)量輸入對(duì)管和其有源負(fù)載電流鏡的匹配性是否因工藝偏差而變差。檢查尾電流源是否對(duì)稱(chēng)可通過(guò)強(qiáng)制共模輸入電壓觀察兩輸出端電流是否相等。在版圖上重點(diǎn)檢查輸入級(jí)晶體管的匹配布局是否被破壞或有應(yīng)力、熱梯度影響。問(wèn)題運(yùn)放電源抑制比PSRR在低頻時(shí)很差。排查思路低頻PSRR差通常指向基準(zhǔn)電流源或主偏置電路對(duì)電源噪聲抑制不足。檢查帶隙基準(zhǔn)電路的電源抑制能力特別是其運(yùn)放如果是有運(yùn)放的結(jié)構(gòu)的PSRR。檢查為基準(zhǔn)電路供電的預(yù)穩(wěn)壓電路如有是否失效。同時(shí)檢查輸入級(jí)尾電流源的共源共柵管偏置電壓是否穩(wěn)定這個(gè)偏置電壓通常由一個(gè)對(duì)電源不敏感的電路產(chǎn)生。問(wèn)題運(yùn)放在高溫下參數(shù)漂移嚴(yán)重。排查思路核心懷疑對(duì)象是帶隙基準(zhǔn)的溫度特性?？赡苁歉唠A溫度補(bǔ)償未起效或補(bǔ)償電阻的溫度系數(shù)與設(shè)計(jì)不符?？梢詼y(cè)試基準(zhǔn)電壓Vbg隨溫度的變化曲線。另外PTAT電流生成電路中的電阻失配也會(huì)導(dǎo)致溫度系數(shù)偏離。問(wèn)題運(yùn)放在低電源電壓下無(wú)法正常工作或性能急劇下降。排查思路檢查所有共源共柵電流源、以及任何堆疊晶體管的結(jié)構(gòu)其偏置點(diǎn)是否在低電壓下進(jìn)入了線性區(qū)。使用仿真工具在最低工作電壓和工藝角下逐個(gè)檢查關(guān)鍵晶體管Vds Vdsat 或 Vce Vce_sat的工作狀態(tài)。很可能需要重新設(shè)計(jì)偏置電壓生成電路使其在低壓下仍能為共源共柵管提供足夠的過(guò)驅(qū)動(dòng)電壓。問(wèn)題芯片功耗異常大。排查思路可能是某個(gè)支路的電流鏡比例因工藝偏差嚴(yán)重錯(cuò)誤導(dǎo)致該支路電流遠(yuǎn)大于設(shè)計(jì)值?；蛘邌?dòng)電路在正常工作時(shí)未能關(guān)斷持續(xù)從電源抽取電流?？梢酝ㄟ^(guò)紅外熱成像或微探針測(cè)量定位發(fā)熱異常的區(qū)域。理解集成運(yùn)放中的電流源電路就像拿到了芯片內(nèi)部的電路圖。它讓你不再將運(yùn)放視為一個(gè)黑盒子而是能洞察其性能優(yōu)劣的內(nèi)在原因。從最基礎(chǔ)的鏡像到對(duì)抗非理想因素的威爾遜和共源共柵再到追求終極穩(wěn)定的帶隙基準(zhǔn)這條演進(jìn)路徑充滿了電路設(shè)計(jì)的智慧。下次當(dāng)你閱讀運(yùn)放數(shù)據(jù)手冊(cè)看到那優(yōu)異的溫漂指標(biāo)和高的CMRR時(shí)你就能會(huì)心一笑知道這背后是無(wú)數(shù)個(gè)精心設(shè)計(jì)、精密匹配的電流源在默默支撐。而當(dāng)你設(shè)計(jì)的電路出現(xiàn)異常時(shí)這份理解也能為你提供一條從宏觀參數(shù)到微觀偏置的清晰排查路徑。這就是深入底層原理的價(jià)值所在。 運(yùn)放性能基石：從電流鏡到帶隙基準(zhǔn)的偏置電路設(shè)計(jì)
1. 項(xiàng)目概述為什么電流源是運(yùn)放的“心臟”提起集成運(yùn)算放大器大家第一時(shí)間想到的可能是“虛短”、“虛斷”是各種眼花繚亂的反饋網(wǎng)絡(luò)是增益、帶寬這些性能指標(biāo)。但如果你問(wèn)我一個(gè)運(yùn)放性能的基石是什么我會(huì)毫不猶豫地告訴你是它的內(nèi)部電流源電路。這就像一棟摩天大樓外觀再宏偉功能再齊全如果地基不穩(wěn)一切都是空談。電流源就是運(yùn)放這片“集成電路大廈”里最深、最穩(wěn)的那層地基。你可能覺(jué)得電流源聽(tīng)起來(lái)很基礎(chǔ)不就是提供一個(gè)恒定電流嘛但在模擬集成電路的世界里一個(gè)高性能、高穩(wěn)定性的電流源其設(shè)計(jì)難度和精妙程度絲毫不亞于運(yùn)放本身。它直接決定了運(yùn)放的偏置點(diǎn)是否穩(wěn)定、溫漂是否可控、電源抑制能力是否強(qiáng)大進(jìn)而影響到整個(gè)放大器的失調(diào)電壓、共模抑制比、帶寬乃至噪聲性能。可以說(shuō)你手里任何一個(gè)精密運(yùn)放的數(shù)據(jù)手冊(cè)上那些令人贊嘆的性能參數(shù)背后都站著一群默默無(wú)聞卻極其出色的電流源電路。這次我們就拋開(kāi)運(yùn)放外部那些復(fù)雜的應(yīng)用電路潛入芯片內(nèi)部把鏡頭對(duì)準(zhǔn)這些“幕后英雄”。我會(huì)帶你拆解幾種最經(jīng)典、最核心的集成運(yùn)放內(nèi)部電流源電路從最基本的鏡像電流源開(kāi)始到能克服早期電壓影響的威爾遜電流源、共源共柵電流源再到提供精密偏置的帶隙基準(zhǔn)電壓源衍生出的電流源。我們不光看它們?cè)趺唇痈钔谒鼈優(yōu)槭裁催@么接每種結(jié)構(gòu)在追求“恒流”這個(gè)目標(biāo)時(shí)做出了哪些權(quán)衡又解決了哪些實(shí)際工程中的痛點(diǎn)。無(wú)論你是正在學(xué)習(xí)模擬電路的學(xué)生還是工作中需要選型或調(diào)試精密電路的工程師理解這些內(nèi)容都能讓你從“會(huì)用運(yùn)放”進(jìn)階到“懂運(yùn)放”在面對(duì)電路異常時(shí)能多一個(gè)維度的排查思路。2. 核心思路從“理想”到“現(xiàn)實(shí)”的恒流之路設(shè)計(jì)一個(gè)集成運(yùn)放內(nèi)部的電流源核心目標(biāo)非常明確用一個(gè)對(duì)溫度和電源電壓變化不敏感的參考量去產(chǎn)生一個(gè)或多個(gè)同樣穩(wěn)定的偏置電流。這個(gè)目標(biāo)聽(tīng)起來(lái)簡(jiǎn)單但在硅片上實(shí)現(xiàn)時(shí)卻要直面晶體管的非線性、工藝偏差、溫度系數(shù)以及有限的輸出電阻等一系列現(xiàn)實(shí)挑戰(zhàn)。整個(gè)電流源電路的設(shè)計(jì)演進(jìn)史就是一部與這些非理想因素不斷斗爭(zhēng)、尋求更優(yōu)解的歷史。2.1 設(shè)計(jì)目標(biāo)的層層遞進(jìn)首先我們必須明確對(duì)一個(gè)優(yōu)秀內(nèi)部電流源的核心訴求這決定了我們的設(shè)計(jì)方向高精度與匹配性產(chǎn)生的電流值必須盡可能準(zhǔn)確并且多個(gè)鏡像輸出的電流之間要高度匹配。這是實(shí)現(xiàn)運(yùn)放內(nèi)部對(duì)稱(chēng)電路如差分輸入對(duì)平衡的基礎(chǔ)。高輸出電阻理想的電流源內(nèi)阻無(wú)窮大這樣當(dāng)負(fù)載電壓變化時(shí)輸出電流才能保持恒定。在實(shí)際MOSFET或BJT中有限的輸出電阻ro會(huì)導(dǎo)致電流隨負(fù)載電壓變化這是我們首要改善的對(duì)象。低溫度系數(shù)電流值不能隨著芯片結(jié)溫的變化而劇烈漂移。一個(gè)溫漂大的偏置電流會(huì)直接導(dǎo)致運(yùn)放的失調(diào)電壓、偏置電流等參數(shù)隨溫度變化這在精密應(yīng)用中是不可接受的。高電源抑制比PSRR電源電壓上的噪聲或紋波不應(yīng)該耦合到偏置電流中。高的PSRR能確保運(yùn)放在嘈雜的供電環(huán)境下依然保持穩(wěn)定性能。盡可能小的電壓裕度在低電壓供電的現(xiàn)代運(yùn)放中電流源兩端需要消耗的電壓即最小工作電壓必須盡可能小這樣才能為信號(hào)擺幅留出更多空間。這些目標(biāo)往往是相互制約的。例如為了提高輸出電阻我們可能需要堆疊更多晶體管這就會(huì)增加電壓裕度消耗。因此所有經(jīng)典電流源結(jié)構(gòu)都是在這種多目標(biāo)優(yōu)化中尋找最佳平衡點(diǎn)。2.2 基礎(chǔ)構(gòu)建模塊PN結(jié)與電流公式無(wú)論是BJT還是MOSFET工藝電流源的核心都建立在晶體管的基本電流方程之上。對(duì)于BJT我們熟知的是PN結(jié)電壓與電流的指數(shù)關(guān)系肖克利方程Ic Is * exp(Vbe / Vt)。其中Vt是熱電壓約26mV 300KIs是飽和電流。這個(gè)公式告訴我們要想獲得穩(wěn)定的電流要么精確控制Vbe但這很難因?yàn)閂be本身有約-2mV/°C的溫漂要么利用兩個(gè)匹配晶體管Vbe的差值來(lái)設(shè)定電流這就是電流鏡的基本思想。對(duì)于MOSFET工作在飽和區(qū)時(shí)電流公式為Id 0.5 * μnCox * (W/L) * (Vgs - Vth)^2。這里電流由器件的寬長(zhǎng)比W/L和過(guò)驅(qū)動(dòng)電壓Vgs-Vth共同決定。MOSFET電流鏡利用的是相同的Vgs下電流與寬長(zhǎng)比成正比這一原理。MOSFET沒(méi)有BJT那樣的基極電流誤差但其Vth的匹配性和溫度系數(shù)、遷移率μ的溫度系數(shù)約-1.5次方關(guān)系成為了新的挑戰(zhàn)?；谶@些物理基礎(chǔ)工程師們發(fā)展出了一系列電路拓?fù)鋸暮?jiǎn)單到復(fù)雜性能不斷提升。我們的拆解也將沿著這條性能提升的路徑展開(kāi)。3. 經(jīng)典電流源電路深度拆解接下來(lái)我們進(jìn)入實(shí)戰(zhàn)環(huán)節(jié)逐一剖析集成運(yùn)放中最常見(jiàn)的幾種電流源電路。我會(huì)用“原理-實(shí)現(xiàn)-優(yōu)缺點(diǎn)-應(yīng)用場(chǎng)景”的四步法讓你徹底吃透每一種結(jié)構(gòu)。3.1 基礎(chǔ)鏡像電流源一切的起點(diǎn)這是最簡(jiǎn)單、最常用的電流源也是所有復(fù)雜結(jié)構(gòu)的基礎(chǔ)。電路結(jié)構(gòu)與原理它通常由兩個(gè)匹配的晶體管Q1和Q2或M1和M2構(gòu)成。Q1的集電極-基極短接使其工作在二極管連接模式作為一個(gè)電壓參考。一個(gè)來(lái)自更高層級(jí)基準(zhǔn)如帶隙基準(zhǔn)的參考電流Iref流入Q1產(chǎn)生一個(gè)確定的Vbe電壓。由于Q2的基極與Q1的基極相連對(duì)于MOSFET則是柵極相連因此Q2的Vbe與Q1相同忽略連線電阻。如果Q1和Q2完全匹配且處于相同溫度下那么Q2的集電極電流Ic2將嚴(yán)格鏡像Iref。對(duì)于BJT鏡像比例由發(fā)射區(qū)面積比決定對(duì)于MOSFET則由寬長(zhǎng)比W/L決定。實(shí)操要點(diǎn)與計(jì)算假設(shè)我們使用BJT且Q1和Q2完全相同。理論上Io Iref。但實(shí)際上BJT的有限電流增益β會(huì)引入誤差。Q1的基極電流為Iref/βQ2的基極電流為Io/β。這兩個(gè)基極電流都從Iref中抽取因此實(shí)際流入Q1的電流小于Iref?？梢酝茖?dǎo)出Io Iref * [β / (β2)]。當(dāng)β較大時(shí)如100誤差約為2%。這是基礎(chǔ)鏡像源的主要誤差之一。在版圖設(shè)計(jì)時(shí)必須將Q1和Q2緊密放置采用共質(zhì)心common-centroid等匹配布局技術(shù)以最小化工藝梯度帶來(lái)的失配。同時(shí)要確保兩個(gè)晶體管的熱耦合良好使它們溫度一致。優(yōu)缺點(diǎn)與應(yīng)用場(chǎng)景優(yōu)點(diǎn)結(jié)構(gòu)極其簡(jiǎn)單占用芯片面積小速度快。缺點(diǎn)輸出電阻低約等于單個(gè)晶體管的ro恒流特性差。BJT版本有β誤差MOSFET版本則對(duì)Vth失配敏感ΔId/Id ∝ ΔVth/(Vgs-Vth)。鏡像精度受限于晶體管匹配度。場(chǎng)景常用于對(duì)精度和輸出電阻要求不高的內(nèi)部偏置或?yàn)楦艿碾娏髟刺峁┏跏计?。在運(yùn)放中可能用于偏置一些非關(guān)鍵路徑的電路。3.2 威爾遜電流源提升輸出電阻的經(jīng)典方案為了克服基礎(chǔ)鏡像源輸出電阻低的缺點(diǎn)威爾遜電流源應(yīng)運(yùn)而生。它通過(guò)引入負(fù)反饋顯著提高了輸出電阻。電路結(jié)構(gòu)與工作原理以BJT版本為例它在基礎(chǔ)鏡像Q1, Q2的基礎(chǔ)上增加了第三個(gè)晶體管Q3。Q3的集電極作為輸出端Io其基極連接到Q2的集電極發(fā)射極則連接到Q1的集電極。這個(gè)連接構(gòu)成了一個(gè)負(fù)反饋環(huán)路。工作原理可以這樣定性理解假設(shè)由于負(fù)載電壓VL升高導(dǎo)致Io有增大的趨勢(shì)。Io增大 → Q3的Ic3增大 → Q3的基極電流Ib3增大因?yàn)镮b3 Ic3/β→ 這個(gè)增大的Ib3是從Q2的集電極抽取的 → 導(dǎo)致Q2的集電極電流Ic2被分流從而有減小的趨勢(shì) → Q2的集電極電壓即Q3的基極電壓下降 → 這又抑制了Q3的電流Io增大。這個(gè)負(fù)反饋過(guò)程強(qiáng)制Io保持穩(wěn)定表現(xiàn)為從輸出端看進(jìn)去的電阻非常大。定量分析與性能飛躍小信號(hào)分析可以證明威爾遜電流源的輸出電阻約為Ro ≈ β * ro3 / 2比單個(gè)晶體管的ro提高了大約β/2倍這是一個(gè)質(zhì)的飛躍。同時(shí)它的鏡像精度也得到了改善。經(jīng)過(guò)推導(dǎo)其輸出電流與參考電流的關(guān)系為Io Iref * [1 - 2/(β^2 2β 2)]其誤差項(xiàng)與β的平方成反比比基礎(chǔ)鏡像源的2/β誤差小得多。注意事項(xiàng)與設(shè)計(jì)陷阱電壓裕度威爾遜結(jié)構(gòu)堆疊了三個(gè)Vce其最小工作電壓輸出端到地至少需要2*Vce_sat Vbe比基礎(chǔ)鏡像源多出一個(gè)Vce_sat。這在低電壓設(shè)計(jì)中是一個(gè)重要限制。頻率響應(yīng)內(nèi)部的負(fù)反饋環(huán)路可能引入額外的極點(diǎn)影響高頻特性。在需要寬帶寬的運(yùn)放中需仔細(xì)評(píng)估其穩(wěn)定性。啟動(dòng)問(wèn)題在某些狀態(tài)下電路可能陷入零電流的“簡(jiǎn)并”工作點(diǎn)。在實(shí)際芯片中通常需要設(shè)計(jì)簡(jiǎn)單的啟動(dòng)電路start-up circuit用一個(gè)很小的電流“踢”一下確保其進(jìn)入正常的工作狀態(tài)。威爾遜電流源是模擬電路教材中的明星它完美展示了用巧妙的反饋提升性能的思想。在運(yùn)放中它常被用于需要高阻抗負(fù)載的增益級(jí)如共射/共源放大器的有源負(fù)載。3.3 共源共柵電流源應(yīng)對(duì)高電壓擺幅的利器當(dāng)運(yùn)放輸出級(jí)需要大的電壓擺幅時(shí)對(duì)電流源的要求就變成了在輸出端電壓大范圍變化時(shí)電流必須保持恒定。這就要求電流源不僅有高輸出電阻還要能承受輸出端電壓的大幅度變化而不脫離飽和區(qū)或放大區(qū)。共源共柵Cascode結(jié)構(gòu)正是為此而生。核心思想屏蔽效應(yīng)共源共柵電流源的核心是在輸出晶體管M2和輸出端之間插入一個(gè)共柵晶體管Mc。輸出晶體管M2負(fù)責(zé)設(shè)定電流值而共柵晶體管Mc則作為一個(gè)“屏蔽器”或“緩沖器”。它的妙處在于輸出端電壓VL的變化主要作用在共柵管Mc的漏源兩端。由于Mc的源極電壓即M2的漏極電壓被M2的柵源電壓Vgs2基本固定住了因此VL的變化很難影響到M2的漏極電壓Vd2。這樣M2就工作在一個(gè)幾乎不變的漏極電壓下其溝道長(zhǎng)度調(diào)制效應(yīng)被極大抑制輸出電流自然就非常穩(wěn)定。輸出電阻的極大提升小信號(hào)分析會(huì)給出一個(gè)更振奮人心的結(jié)果共源共柵電流源的輸出電阻高達(dá)Ro ≈ gm2 * ro2 * ro1假設(shè)M1和M2匹配。這里gm是跨導(dǎo)。這個(gè)值比單個(gè)ro提高了gmro倍而gmro即本征增益對(duì)于MOSFET通常有幾十到上百因此輸出電阻可以得到數(shù)量級(jí)的提升。折疊式共源共柵與低壓設(shè)計(jì)經(jīng)典共源共柵需要消耗至少兩個(gè)過(guò)驅(qū)動(dòng)電壓Vod的電壓裕度在低電壓下難以施展。于是折疊式共源共柵Folded Cascode登場(chǎng)了。它把共柵管Mc的電流路徑“折疊”到與輸入管不同的支路上允許輸入管和共柵管使用不同類(lèi)型的晶體管如一個(gè)用NMOS一個(gè)用PMOS并且可以獨(dú)立設(shè)置其偏置電壓從而在保持高輸出電阻的同時(shí)顯著降低所需的最小電壓裕度。折疊式共源共柵結(jié)構(gòu)是現(xiàn)代低壓、高速運(yùn)放如折疊式共源共柵運(yùn)算放大器的核心增益級(jí)。設(shè)計(jì)中的權(quán)衡使用共源共柵結(jié)構(gòu)你是在用電壓裕度和電路復(fù)雜性來(lái)?yè)Q取極高的輸出電阻和優(yōu)異的電源抑制比。在設(shè)計(jì)時(shí)必須精心選擇共柵管的偏置電壓Vb。Vb不能太高否則留給輸出信號(hào)擺幅的空間電壓余量不夠Vb也不能太低否則共柵管Mc可能進(jìn)入線性區(qū)失去屏蔽作用。通常Vb需要通過(guò)一個(gè)偏置電路來(lái)精確生成確保在所有工藝角和溫度下Mc都穩(wěn)定工作在飽和區(qū)。3.4 帶隙基準(zhǔn)電流源追求終極穩(wěn)定性以上討論的電流源都假設(shè)有一個(gè)理想的參考電流Iref。但這個(gè)Iref從何而來(lái)它本身必須足夠穩(wěn)定。在集成運(yùn)放中這個(gè)終極的參考通常來(lái)自于帶隙基準(zhǔn)電壓源Bandgap Reference。帶隙基準(zhǔn)原理簡(jiǎn)述帶隙基準(zhǔn)的核心思想是利用一個(gè)具有負(fù)溫度系數(shù)的電壓如BJT的Vbe約-2mV/°C和一個(gè)具有正溫度系數(shù)的電壓如熱電壓Vt的倍數(shù)約0.085mV/°C進(jìn)行加權(quán)求和從而在理論上得到一個(gè)零溫度系數(shù)的基準(zhǔn)電壓約1.22V硅的帶隙電壓。一個(gè)經(jīng)典的Brokaw帶隙基準(zhǔn)核心電路會(huì)產(chǎn)生一個(gè)與絕對(duì)溫度成正比PTAT的電流Iptat ΔVbe / R其中ΔVbe是兩個(gè)工作在不同電流密度下的BJT的基極-發(fā)射極電壓差。這個(gè)電流具有良好的正溫度系數(shù)。然后再通過(guò)一個(gè)電阻將這個(gè)PTAT電流與一個(gè)Vbe相關(guān)的電流相加最終在輸出端產(chǎn)生零溫度系數(shù)的電壓。從基準(zhǔn)電壓到基準(zhǔn)電流得到了穩(wěn)定的基準(zhǔn)電壓Vbg如1.22V后產(chǎn)生基準(zhǔn)電流就很簡(jiǎn)單了Iref Vbg / R。只要這個(gè)電阻R本身溫度系數(shù)足夠低在集成電路中可以使用高阻值多晶硅電阻或擴(kuò)散電阻并通過(guò)設(shè)計(jì)使其具有一階溫度補(bǔ)償那么Iref就是一個(gè)高穩(wěn)定性的基準(zhǔn)電流。在運(yùn)放中的實(shí)際應(yīng)用在運(yùn)放芯片內(nèi)部你通?？床坏揭粋€(gè)獨(dú)立的“帶隙基準(zhǔn)電流源”模塊。實(shí)際情況是芯片上電后啟動(dòng)電路使能帶隙基準(zhǔn)電壓核心產(chǎn)生穩(wěn)定的Vbg。然后通過(guò)一個(gè)或多個(gè)高精度電阻可能是片外可調(diào)也可能是內(nèi)部激光修調(diào)將Vbg轉(zhuǎn)換為一個(gè)主參考電流Iref_master。這個(gè)Iref_master再通過(guò)我們前面講的各種電流鏡基礎(chǔ)鏡、威爾遜鏡、共源共柵鏡等被鏡像和分配到運(yùn)放的各個(gè)子模塊輸入差分對(duì)的尾電流源、中間增益級(jí)的有源負(fù)載、輸出級(jí)的靜態(tài)偏置等等。因此帶隙基準(zhǔn)是運(yùn)放偏置系統(tǒng)的“源頭活水”。它的性能直接決定了整個(gè)運(yùn)放的溫漂、長(zhǎng)期穩(wěn)定性等核心指標(biāo)。高級(jí)別的精密運(yùn)放會(huì)在帶隙基準(zhǔn)的設(shè)計(jì)上投入巨大精力采用曲率補(bǔ)償、高階溫度補(bǔ)償?shù)燃夹g(shù)使其在寬溫范圍內(nèi)都保持極高的穩(wěn)定性。4. 在運(yùn)放架構(gòu)中的具體應(yīng)用與協(xié)同設(shè)計(jì)理解了單個(gè)電流源模塊后我們將其放回完整的運(yùn)放中看看它們是如何協(xié)同工作的。以一個(gè)經(jīng)典的兩級(jí)CMOS運(yùn)算放大器為例。4.1 偏置網(wǎng)絡(luò)的生成與分配整個(gè)運(yùn)放的偏置通常始于一個(gè)主偏置電路。這個(gè)電路的核心就是一個(gè)帶隙基準(zhǔn)產(chǎn)生的PTAT電流源。為什么用PTAT電流因?yàn)镸OSFET的跨導(dǎo)gm與電流的平方根成正比gm ∝ sqrt(Id)而遷移率μ具有負(fù)溫度系數(shù)。如果讓偏置電流隨溫度升高而增大PTAT特性可以在一定程度上補(bǔ)償遷移率下降帶來(lái)的gm變化從而使運(yùn)放的增益帶寬積GBW等關(guān)鍵參數(shù)在溫度變化時(shí)更穩(wěn)定。這個(gè)主PTAT電流Iptat產(chǎn)生后會(huì)通過(guò)一個(gè)寬擺幅電流鏡一種改進(jìn)的共源共柵結(jié)構(gòu)能在低壓下實(shí)現(xiàn)高輸出電阻進(jìn)行復(fù)制和縮放生成多個(gè)不同大小的偏置電流Ibias1, Ibias2, Ibias3...4.2 各級(jí)電路中的電流源角色輸入差分對(duì)第一級(jí)尾電流源為整個(gè)差分對(duì)提供靜態(tài)工作電流。這個(gè)電流源需要極高的輸出電阻和PSRR。為什么因?yàn)樗妮敵鲭娮柚苯拥刃椴罘謱?duì)的尾電阻如果輸出電阻不夠高會(huì)嚴(yán)重降低差分對(duì)的共模抑制比CMRR。同時(shí)電源噪聲會(huì)通過(guò)這個(gè)電流源耦合到差分對(duì)上影響PSRR。因此這里幾乎無(wú)一例外會(huì)使用共源共柵電流源。有源負(fù)載差分對(duì)的負(fù)載通常也是一對(duì)電流鏡如PMOS電流鏡它將差分電流轉(zhuǎn)換為單端電壓輸出。這個(gè)電流鏡的匹配精度直接決定了輸入級(jí)的失調(diào)電壓。因此版圖上的精密匹配至關(guān)重要。共源放大級(jí)第二級(jí)有源負(fù)載同樣是一個(gè)高輸出電阻的電流源如共源共柵結(jié)構(gòu)作為第二增益管的有源負(fù)載其高輸出電阻確保了第二級(jí)能獲得高的電壓增益。偏置電流第二級(jí)放大管的偏置電流通常由獨(dú)立的偏置線提供其大小決定了第二級(jí)的功耗、壓擺率Slew Rate和帶寬。輸出級(jí)如推挽Class AB靜態(tài)偏置電流源用于設(shè)置輸出級(jí)上下功率管PMOS和NMOS的靜態(tài)工作點(diǎn)使其工作在AB類(lèi)消除交越失真。這個(gè)偏置電路本身往往就是一個(gè)精巧的“Vbe乘法器”或“Vgs乘法器”電路它產(chǎn)生一個(gè)與晶體管閾值電壓相關(guān)的偏置電壓其溫度系數(shù)需要與功率管匹配以確保靜態(tài)電流在不同溫度下穩(wěn)定。4.3 性能參數(shù)的關(guān)聯(lián)分析通過(guò)上述分析我們可以清晰地看到電流源如何直接影響運(yùn)放的宏觀參數(shù)失調(diào)電壓Vos主要取決于輸入差分對(duì)有源負(fù)載電流鏡的匹配度以及尾電流源的對(duì)稱(chēng)性。共模抑制比CMRR主要取決于尾電流源的輸出電阻。電阻越高CMRR越高。電源抑制比PSRR與各級(jí)電流源的PSRR密切相關(guān)尤其是輸入級(jí)尾電流源和基準(zhǔn)電流源本身的PSRR。增益與各增益級(jí)有源負(fù)載電流源的輸出電阻成正比。帶寬與壓擺率與各級(jí)的偏置電流大小直接相關(guān)。電流越大帶寬通常越寬壓擺率越高但功耗也越大。溫度穩(wěn)定性幾乎完全依賴于帶隙基準(zhǔn)電流源的溫度特性。5. 設(shè)計(jì)考量、版圖實(shí)現(xiàn)與故障排查5.1 設(shè)計(jì)階段的權(quán)衡決策當(dāng)你為運(yùn)放設(shè)計(jì)偏置電流源時(shí)會(huì)面臨一系列選擇題BJT vs. MOSFETBJT匹配精度高ΔVbe小跨導(dǎo)gm大增益高1/f噪聲低。但需要基極電流不適合超低功耗設(shè)計(jì)且標(biāo)準(zhǔn)CMOS工藝中性能優(yōu)異的縱向PNP管可能不提供。MOSFET無(wú)柵極電流適合低功耗、高集成度設(shè)計(jì)。但匹配性相對(duì)較差ΔVth較大1/f噪聲高本征增益gm*ro通常低于BJT。選擇在高速、高精度領(lǐng)域BiCMOS工藝結(jié)合BJT和CMOS是理想選擇用BJT做輸入級(jí)和基準(zhǔn)用CMOS做數(shù)字邏輯和開(kāi)關(guān)。在純CMOS工藝中則需通過(guò)增大面積、使用共源共柵等技術(shù)來(lái)彌補(bǔ)MOSFET的不足。簡(jiǎn)單鏡像 vs. 高精度結(jié)構(gòu)對(duì)于非關(guān)鍵路徑的偏置如內(nèi)部邏輯電路的偏置使用簡(jiǎn)單鏡像以節(jié)省面積和功耗。對(duì)于關(guān)鍵路徑輸入級(jí)尾電流、有源負(fù)載必須使用威爾遜或共源共柵等高性能結(jié)構(gòu)。電壓裕度 vs. 性能在低電壓如1.8V, 1.2V甚至更低運(yùn)放中電壓裕度極其寶貴。此時(shí)折疊式共源共柵、寬擺幅電流鏡、亞閾值偏置等技術(shù)成為必選項(xiàng)?？赡苄枰獱奚欢ǖ妮敵鲭娮杌蛟鲆鎭?lái)?yè)Q取工作電壓的降低。5.2 版圖實(shí)現(xiàn)的魔鬼細(xì)節(jié)“電路是設(shè)計(jì)出來(lái)的性能是版圖畫(huà)出來(lái)的。”這句話在模擬IC領(lǐng)域尤其正確。電流源的版圖直接決定其匹配性和溫度一致性。匹配性布局共質(zhì)心結(jié)構(gòu)對(duì)于需要精密匹配的電流鏡對(duì)如輸入級(jí)負(fù)載必須采用共質(zhì)心布局。將兩個(gè)或多個(gè)器件交叉排列使它們感受到的工藝梯度如氧化層厚度、離子注入濃度在空間上平均化。相同取向所有匹配的晶體管必須保持完全相同的版圖朝向以消除各向異性工藝效應(yīng)。增加面積在面積允許的情況下增大匹配晶體管的面積可以絕對(duì)減小Vth或Vbe的隨機(jī)失配失配與面積的平方根成反比。添加虛擬器件在匹配陣列周?chē)胖貌煌姷摹疤摂M”晶體管確保邊緣器件和中心器件所處的刻蝕、光刻環(huán)境一致。熱布局考慮將匹配的電流鏡晶體管緊密放置在一起最好被同一等溫線穿過(guò)。避免將電流源晶體管放置在功率輸出管或其它大功耗器件附近防止局部熱梯度引起失配。對(duì)于帶隙基準(zhǔn)核心中的PNP對(duì)管熱對(duì)稱(chēng)性布局更是重中之重。布線對(duì)稱(chēng)性連接到匹配晶體管柵極/基極、源極/發(fā)射極的金屬線應(yīng)盡可能做到長(zhǎng)度、寬度、走向?qū)ΨQ(chēng)以減小寄生電阻的失配。對(duì)于關(guān)鍵信號(hào)線如帶隙基準(zhǔn)的敏感節(jié)點(diǎn)采用屏蔽層接地或接電源的金屬層包裹防止噪聲耦合。5.3 常見(jiàn)問(wèn)題與調(diào)試思路即使設(shè)計(jì)再完美流片后也可能遇到問(wèn)題。如何從電流源的角度排查運(yùn)放故障問(wèn)題運(yùn)放失調(diào)電壓過(guò)大。排查思路首先懷疑輸入級(jí)。測(cè)量輸入對(duì)管和其有源負(fù)載電流鏡的匹配性是否因工藝偏差而變差。檢查尾電流源是否對(duì)稱(chēng)可通過(guò)強(qiáng)制共模輸入電壓觀察兩輸出端電流是否相等。在版圖上重點(diǎn)檢查輸入級(jí)晶體管的匹配布局是否被破壞或有應(yīng)力、熱梯度影響。問(wèn)題運(yùn)放電源抑制比PSRR在低頻時(shí)很差。排查思路低頻PSRR差通常指向基準(zhǔn)電流源或主偏置電路對(duì)電源噪聲抑制不足。檢查帶隙基準(zhǔn)電路的電源抑制能力特別是其運(yùn)放如果是有運(yùn)放的結(jié)構(gòu)的PSRR。檢查為基準(zhǔn)電路供電的預(yù)穩(wěn)壓電路如有是否失效。同時(shí)檢查輸入級(jí)尾電流源的共源共柵管偏置電壓是否穩(wěn)定這個(gè)偏置電壓通常由一個(gè)對(duì)電源不敏感的電路產(chǎn)生。問(wèn)題運(yùn)放在高溫下參數(shù)漂移嚴(yán)重。排查思路核心懷疑對(duì)象是帶隙基準(zhǔn)的溫度特性?？赡苁歉唠A溫度補(bǔ)償未起效或補(bǔ)償電阻的溫度系數(shù)與設(shè)計(jì)不符?？梢詼y(cè)試基準(zhǔn)電壓Vbg隨溫度的變化曲線。另外PTAT電流生成電路中的電阻失配也會(huì)導(dǎo)致溫度系數(shù)偏離。問(wèn)題運(yùn)放在低電源電壓下無(wú)法正常工作或性能急劇下降。排查思路檢查所有共源共柵電流源、以及任何堆疊晶體管的結(jié)構(gòu)其偏置點(diǎn)是否在低電壓下進(jìn)入了線性區(qū)。使用仿真工具在最低工作電壓和工藝角下逐個(gè)檢查關(guān)鍵晶體管Vds Vdsat 或 Vce Vce_sat的工作狀態(tài)。很可能需要重新設(shè)計(jì)偏置電壓生成電路使其在低壓下仍能為共源共柵管提供足夠的過(guò)驅(qū)動(dòng)電壓。問(wèn)題芯片功耗異常大。排查思路可能是某個(gè)支路的電流鏡比例因工藝偏差嚴(yán)重錯(cuò)誤導(dǎo)致該支路電流遠(yuǎn)大于設(shè)計(jì)值?；蛘邌?dòng)電路在正常工作時(shí)未能關(guān)斷持續(xù)從電源抽取電流?？梢酝ㄟ^(guò)紅外熱成像或微探針測(cè)量定位發(fā)熱異常的區(qū)域。理解集成運(yùn)放中的電流源電路就像拿到了芯片內(nèi)部的電路圖。它讓你不再將運(yùn)放視為一個(gè)黑盒子而是能洞察其性能優(yōu)劣的內(nèi)在原因。從最基礎(chǔ)的鏡像到對(duì)抗非理想因素的威爾遜和共源共柵再到追求終極穩(wěn)定的帶隙基準(zhǔn)這條演進(jìn)路徑充滿了電路設(shè)計(jì)的智慧。下次當(dāng)你閱讀運(yùn)放數(shù)據(jù)手冊(cè)看到那優(yōu)異的溫漂指標(biāo)和高的CMRR時(shí)你就能會(huì)心一笑知道這背后是無(wú)數(shù)個(gè)精心設(shè)計(jì)、精密匹配的電流源在默默支撐。而當(dāng)你設(shè)計(jì)的電路出現(xiàn)異常時(shí)這份理解也能為你提供一條從宏觀參數(shù)到微觀偏置的清晰排查路徑。這就是深入底層原理的價(jià)值所在。